[发明专利]抗变化的金属氧化物半导体场效应晶体管(MOSFET)

权利要求书

1.一种用于制造金属氧化物半导体场效应晶体管(MOSFET)的方法，包括：

在衬底中形成第一导电类型的阱区；

在所述阱区的至少一部分的上方形成二氧化硅层；

在所述阱的在所述二氧化硅上方的第一区中形成多晶硅栅极；

形成源极区和漏极区，所述源极区形成在所述阱区的邻近所述第一区的第二区中，所述漏极区形成在所述阱区的邻近所述第一区且与所述第二区分离的第三区中；

在所述多晶硅栅极的两侧的二氧化硅上形成间隔区；

清除所述二氧化硅层的至少一部分；

在所述多晶硅栅极以及所述漏极区和所述源极区的至少一部分的上方形成导电层；

在至少所述第一区、所述第二区和所述第三区的上方形成第一层间电介质；

抛光所述层间电介质以暴露所述多晶硅栅极的顶面或者在所述多晶硅栅极上方的所述导电层；

牺牲所述多晶硅栅极和在所述多晶硅栅极上方的任何剩余的导电层以在所述间隔区之间形成空腔；

通过执行下列操作中的一个形成埋层和其中的凹槽：a)清除所述二氧化硅的在所述空腔中的部分，在所述空腔内选择性刻蚀所述凹槽至所述阱中，以及在所述凹槽的底部的区域进行具有第一掺杂度的离子注入以形成埋层，b)在所述空腔的底部的区域进行具有第一掺杂度的离子注入至所述阱中以形成埋层，清除所述二氧化硅的在所述空腔内的部分，以及在所述空腔内选择性刻蚀出凹槽至所述埋层中，或者，c)清除所述二氧化硅的在所述空腔内的部分，在所述空腔的底部的区域进行具有第一掺杂度的离子注入至所述阱中以形成埋层，以及在所述埋层内选择性刻蚀出凹槽至所述阱中；

在所述凹槽中形成沟道外延层，所述沟道外延层具有小于所述第一掺杂度的第二掺杂度；

在所述沟道外延层的上方形成高介电常数的介电叠层；以及

在所述高介电常数的介电叠层的上方形成金属栅极层。

2.如权利要求1所述的方法，还包括：

在形成所述沟道外延层之前激活所述离子注入区。

3.如权利要求2所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用小于900℃的工艺形成。

4.如权利要求2所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用不超过650℃的工艺形成。

5.如权利要求4所述的方法，其中，所述MOSFET为集成电路的一部分，其中在所述沟道外延层形成后，所述集成电路不经受超过650℃的温度。

6.如权利要求1所述的方法，其中，清除所述二氧化硅的在所述空腔内的部分包括去除2纳米到8纳米的栅极氧化层。

7.如权利要求1所述的方法，其中，形成导电层包括：

沉积硅化材料。

8.如权利要求7所述的方法，其中，所述硅化材料选自镍、铂、钯中的至少一种。

9.如权利要求1所述的方法，其中，抛光所述层间电介质还包括：

去除在所述多晶硅栅极上方的所述导电层。

10.如权利要求1所述的方法，其中，使用化学机械抛光(CMP)执行抛光。

11.如权利要求1所述的方法，其中，选择性刻蚀包括去除在所述空腔内的5纳米到20纳米之间的阱材料。

12.如权利要求1所述的方法，其中，形成沟道外延层包括使用原子层沉积、低温外延、分子束外延中的一种。

13.如权利要求1所述的方法，其中，所述沟道外延层的厚度在1纳米到25纳米之间。

14.如权利要求1所述的方法，其中，所述高介电常数的介电叠层为铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物中的一种。

15.如权利要求1所述的方法，其中，所述高介电常数的介电叠层的有效氧化物的厚度在0.5纳米到3纳米之间。

16.如权利要求1所述的方法，其中，所述金属栅极层的厚度在80纳米到200纳米之间。

17.如权利要求1所述的方法，其中，在所述沟道外延层下方的所述埋层的厚度在1纳米到15纳米之间。