[发明专利]非易失性存储器装置及对此装置编程的方法

说明书

技术领域

本发明涉及非易失性存储器装置及对这样一个非易失性存储器装置编程的方法。

背景技术

具有用于在其存储电荷的浮栅或捕捉电荷层的非易失性存储器单元在现有技术中是众所周知的。参照图1，示出现有技术的非易失性存储器单元10(分裂栅源侧注入热电子编程单元)的横截面视图。存储器单元10包括第一导电类型(诸如P型)的单晶衬底12。在衬底12的表面或附近为第二导电类型(诸如N型)的第一区域14。同样为第二导电类型的第二区域16与第一区域14间隔开。在第一区域14和第二区域16之间为沟道区18。由多晶硅制成的字线20定位于沟道区18的第一部分之上。字线20通过诸如(二)氧化硅的绝缘层22与沟道区18间隔开。与字线20直接相邻并且间隔开的是浮栅24，浮栅24也由多晶硅制成，并且位于沟道区18的另一部分之上。浮栅24通过另一绝缘层30与沟道区18分离，另一绝缘层30典型地也由(二)氧化硅制成。也由多晶硅制成的耦合栅26位于浮栅24之上并且通过另一绝缘层32与浮栅24绝缘。也由多晶硅制成的擦除栅28在浮栅24的另一侧之上并且与浮栅24间隔开。擦除栅28位于第二区域16之上并且与第二区域16绝缘。擦除栅28与耦合栅26邻近并间隔开。擦除栅28能够具有在浮栅24上面的细小突出物。在存储器单元10的操作中，在浮栅24上存储的电荷控制第一区域14和第二区域16之间的电流的流动。在浮栅24其上带负电荷的场合，存储器单元被编程。在浮栅24其上带正电荷的场合，存储器单元被擦除。存储器单元10在美国专利7,868,375中完全公开，通过引用将其公开全部结合于此。

存储器单元10按如下方式操作。在擦除操作期间，当电子从浮栅24移除时，高正电压(例如8-11V)被施加到擦除栅28。负电压(例如-6至-8V)或地电压能够被施加到耦合栅26和/或字线20。电子通过Fowler-Nordheim隧道效应经由浮栅24和擦除栅28之间的绝缘层从浮栅24转移到擦除栅28。特别地，浮栅24可以形成具有面向擦除栅28的锋利尖端，从而促进电子的所述隧道效应。在擦除操作期间，高正电压从电荷泵52(图2中示出)来提供。典型地，由于擦除操作仅涉及电子从浮栅24中移除，电荷泵52不需要提供大电流(典型地在毫微安范围中)。

其后，存储器单元10能够被编程。在编程操作期间，当电子通过热电子注入而注入到浮栅24，其中在浮栅24之下的沟道18的部分反相，采用脉冲形式的第一正电压(例如1V至2V)施加到字线20，导致在字线20之下的沟道区域18的部分变得导电。第二正电压(例如8V至10V)，也以脉冲的形式，施加到耦合栅26，以利用耦合栅26和浮栅24之间的高耦合比率来使耦合到浮栅24的电压最大化。第三正电压(例如3V至6V)，也以脉冲的形式，施加到擦除栅28，以利用擦除栅28和浮动栅24之间的耦合比率来使耦合到浮栅24的电压最大化。高电压差(例如4V至7V)，也以脉冲的形式，施加在第一区域14和第二区域16之间，以提供沟道18中热电子的生成。从而，在编程操作期间，必须从电荷泵52供应的电流(典型地以微安级)在第一区域14和第二区域16之间流动。

在读操作期间，第一正电压(例如1V至3V)施加到字线20以导通字线20之下的沟道区域18的部分。第二正电压(例如0V至4V)施加到耦合栅26。第三电压(例如0V至3V)施加到擦除栅28。电压差(例如0.5V至2V)施加到第一区域14和第二区域16。如果浮栅24被编程，即浮栅24存储电子，那么施加到耦合栅26的第二正电压和施加到擦除栅28的第三电压不能够克服存储在浮栅24上的负电子并且在浮栅24之下的沟道区域18的部分保持不导电。从而，没有电流或可忽略的小量电流会在第一区域14和第二区域16间流动。然而，如果浮栅24没有被编程，即浮栅24保持不带电或带正电，那么施加到耦合栅26的第二正电压和施加到擦除栅28的第三电压能够导致在浮栅24之下的沟道区域18的部分变得导电。从而，电流会在第一区域14和第二区域16间流动。