[发明专利]减小3DNAND非易失性存储器中的弱擦除型读取干扰

说明书

技术领域

本发明涉及用于在3D非易失性存储器装置中读取存储器单元的技术。

背景技术

最近，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储器结构的超高密度存储装置。例如，可以由交替的导电层和介电层的阵列来形成3D NAND堆叠式存储器装置。在这些层中钻存储器洞以同时限定许多存储器层。然后，通过用适当的材料填充存储器洞来形成NAND串。直NAND串在一个存储器洞中延伸，而管形NAND串或U形NAND串(P-BiCS)包括在两个存储器洞中延伸并且通过底部背栅极结合的一对存储器单元垂直列。通过导电层来设置存储器单元的控制栅极。

附图说明

不同附图中，被相似地标记的元件是指共同的部件。

图1A是3D堆叠式非易失性存储器装置的立体图。

图1B是图1A的3D堆叠式非易失性存储器装置100的功能框图。

图1C描绘了图1A的包括U形NAND串的块BLK0的实施方式，其中与公共位线相关联的一组U形NAND串被突出显示。

图1D描绘了图1C的实施方式，其中U形NAND串的子块被突出显示。

图1E描绘了图1A的块BLK0的实施方式，其中与公共位线相关联的一组直NAND串被突出显示。

图1F描绘了图1E的实施方式，其中直NAND串的子块被突出显示。

图2A描绘了与图1C一致的具有U形NAND串的3D非易失性存储器装置的字线层的俯视图，示出了字线层部分和相关联的驱动器。

图2B描绘了图2A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线、源极侧选择栅极线以及相关联的驱动器。

图2C描绘了图2A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线以及相关联的驱动器。

图2D描绘了图2A的3D非易失性存储器装置的位线层的俯视图，示出了位线以及相关联的驱动器。

图2E描绘了图2A的3D非易失性存储器装置的块的沿着图2A的NAND串的SetA0的线200的剖面图。

图2F描绘了图2E的列C0的区域269的特写图，示出了漏极侧选择栅极SGD0和存储器单元MC6,0。

图2G描绘了图2F的列C0的剖视图。

图3描绘了存储器单元在NAND串的示例组例如图2E中的SetA0中的布置。

图4描绘了擦除状态和较高数据状态的阈值电压分布。

图5A描绘了针对存储器单元的块的读取操作。

图5B描绘了图5A的读取操作的实施方式。

图5C描绘了图5A的读取操作的另一实施方式。

图5D描绘了图5A的读取操作的另一实施方式。

图5E描绘了图5A的读取操作的另一实施方式。

图5F描绘了图5A的读取操作的另一实施方式。

图5G描绘了图5A的读取操作的另一实施方式。

图6A1至图6D2描绘了与图5B至图5E的实施方式相关联的波形。

在图6E中，波形622和波形624表示Vbl。

在图6F中，由于Vcg_unsel从t1至t2期间的相对高的速率，所以Vchannel 628从t1至t2期间以相对高的速率增大。

图7A至图7F2描绘了与图5F和图5G的实施方式相关联的波形。

图8A描绘了与图1E和图1F一致的具有直NAND串的3D非易失性存储器装置的字线层的俯视图，示出了相关联的驱动器。

图8B描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了漏极侧选择栅极线和相关联的驱动器。

图8C描绘了图8A的3D非易失性存储器装置的选择栅极层的俯视图，示出了源极侧选择栅极线和相关联的驱动器。

图8D描绘了图8A的3D非易失性存储器装置的源极线层的俯视图，示出了源极线和相关联的驱动器。

图8E描绘了图8A的3D非易失性存储器装置的位线层的俯视图，示出了位线和相关联的驱动器。

图8F描绘了图8A的3D非易失性存储器装置的块的沿着图8A的NAND串的SetB0的线800的剖面图。

图9描绘了存储器单元在NAND串的示例组例如图8F中的SetB0中的布置。

具体实施方式