[发明专利]堆叠型半导体封装及其制造方法

说明书

技术领域

本发明的技术思想涉及一种半导体封装，更详细而言，涉及一种堆叠具有不同大小的半导体芯片的堆叠型半导体封装及其制造方法。

背景技术

最近，半导体元件随着工序技术的微化及功能多样化而使得芯片尺寸减小且输入输出端子数量增加，电极衬垫间距逐渐微小化，而且随着加速多种功能的融合，将多个元件集成到一个封装内的系统级封装技术正在兴起。并且，为了最小化操作噪音以及提高信号速度，系统级封装技术变为能够维持短信号距离的三维堆叠技术方式。另一方面，为了这种技术改善要求以及控制产品价格上升而提高生产率并节省制造成本，引入堆叠多个半导体芯片而构成的堆叠型封装。

为了实现堆叠型封装，优选在一个封装内堆叠的半导体芯片具有相同大小。所堆叠的半导体芯片具有不同大小的情况下，尤其位于下侧的半导体芯片小于位于上侧的半导体芯片的情况下，不容易进行半导体芯片的堆叠。韩国公开专利第2005-0048323号(2005年5月24日公开)中公开有一种堆叠具有不同大小的半导体芯片的半导体封装。所述专利中，在具有相对小的大小的半导体芯片上增加周边区域，从而调整为与相对大的半导体芯片相同的大小。但是，所述周边区域由形成半导体芯片的晶圆来提供，因此具有会减低单位晶圆的半导体芯片产出率，不易适用于各种大小的半导体芯片的局限性。

发明内容

(一)要解决的技术问题

本发明的技术思想欲实现的技术问题为提供一种能够容易堆叠不同大小的半导体芯片的堆叠型半导体封装。

并且，本发明的技术思想欲实现的另一技术问题为提供所述堆叠型半导体封装的制造方法。

(二)技术手段

为了实现上述技术问题，根据本发明技术思想的堆叠型半导体封装包括第一半导体芯片结构体和第二半导体芯片结构体，所述第一半导体芯片结构体包括：第一半导体芯片；第一成型层，包围所述第一半导体芯片；及第一贯通电极，贯通所述第一成型层，与所述第一半导体芯片电连接，所述第二半导体芯片结构体相对于所述第一半导体芯片结构体垂直堆叠，并包括：第二半导体芯片；及第二贯通电极，与所述第一贯通电极电连接，其中，所述第一半导体芯片结构体和所述第二半导体芯片结构体可以具有相同大小。

所述第一成型层的至少一侧大小可与所述第二半导体芯片结构体的至少一侧的大小相同。

所述第一半导体芯片的一侧大小可与所述第二半导体芯片的一侧的大小相同。

所述第一半导体芯片结构体可以以位于所述第二半导体芯片结构体上侧的方式堆叠。

所述第二半导体芯片结构体可以以位于所述第一半导体芯片结构体上侧的方式堆叠。

所述第一半导体芯片的活性面可以面对(facing)所述第二半导体芯片地设置。

所述第一半导体芯片的活性面可以与所述第二半导体芯片相对(opposite)地设置。

所述第一贯通电极和所述第二贯通电极可位于同一位置。

所述第一半导体芯片包括第一芯片衬垫，所述第一半导体芯片结构体可进一步包括重新布线图案，所述重新布线图案将所述第一半导体芯片的所述第一芯片衬垫和所述第一贯通电极电连接，形成于所述第一成型层上。

所述第二半导体芯片结构体可进一步包括包围所述第二半导体芯片的第二成型层。

所述堆叠型半导体封装进一步包括第三半导体芯片结构体，所述第三半导体芯片结构体相对于所述第一半导体芯片结构体或所述第二半导体芯片结构体垂直堆叠，所述第三半导体芯片结构体可与所述第一半导体芯片结构体及所述第二半导体芯片结构体中的至少一个具有相同的大小。

所述第三半导体芯片结构体可包括：第三半导体芯片；第三成型层，包围所述第三半导体芯片；及第三贯通电极，贯通所述第三成型层。

所述第三半导体芯片可与所述第一半导体芯片及所述第二半导体芯片中的至少一个具有不同的大小。

本发明另一方面的堆叠型半导体封装的制造方法包括：形成包围第一半导体芯片的第一成型层的步骤；形成贯通所述第一成型层的第一贯通电极的步骤；在所述第一成型层上形成将所述第一贯通电极和所述第一芯片衬垫电连接的重新布线图案，从而形成第一半导体芯片结构体的步骤；在所述第一半导体芯片结构体上堆叠具有第二半导体芯片和第二贯通电极的第二半导体芯片结构体的步骤；以及将所述第一半导体芯片结构体的所述第一贯通电极和所述第二半导体芯片结构体的所述第二贯通电极电连接的步骤，其中，所述第一半导体芯片结构体和所述第二半导体芯片结构体可具有相同的大小。

(三)有益效果