[发明专利]存储器阵列的增强型电能节约

说明书

技术领域

本发明一般地涉及改进的数据处理装置和方法，并且更特别地涉及用于在存储器阵列中实现增强型电能节约的机制。

背景技术

静态随机存取存储器(SRAM)是只要对SRAM施加电能就会保留写入其内的数据的易失性数字存储器的一种类型。常用于高性能的计算电路中的SRAM的一种类型被称为“多米诺(domino)”SRAM。

本领域技术人员应当意识到，在多米诺SRAM设计的现有技术中，单元被排布成单元组，通常为每组8至16个单元的量级。在组中的每个单元与局部位线对连接，并且每个单元组的局部位线对与全局位线对耦接。在纹波式(ripple)多米诺读取SRAM方案中，局部位线在读操作中通过单元来放电，而不是在读取单元时使用感测放大器来检测差分电压。当放电被检测到时，则可以确定单元的状态。

发明内容

在一个说明性的实施例中，提供了一种存储器阵列。在该说明性的实施例中，存储器阵列包含多个全局位线，其中每个位线都与多个存储器单元耦接。在该说明性的实施例中，存储器阵列包含多个预充电逻辑(logic)，其中每个预充电逻辑都与该多个全局位线中的相关联的全局位线耦接。在该说明性的实施例中，存储器阵列包含与该多个预充电逻辑耦接的识别逻辑。在该说明性的实施例中，识别逻辑提供使该多个预充电逻辑的子集能够将与其关联的全局位线子集预充电至电压源的电压电平的预充电启动信号(precharge enable signal)。在该说明性的实施例中，识别逻辑在每个时钟周期将预充电启动信号发送给该多个预充电逻辑的预充电逻辑子集，因此降低存储器阵列的功率消耗。

在另一个说明性的实施例中，提供了包含存储器阵列的一种集成芯片。在该说明性的实施例中，存储器阵列包含多个全局位线，其中每个位线与多个存储器单元耦接。在该说明性的实施例中，存储器阵列包含多个预充电逻辑，其中每个预充电逻辑与该多个全局位线中的相关联的全局位线耦接。在该说明性的实施例中，存储器阵列包含与该多个预充电逻辑耦接的识别逻辑。在该说明性的实施例中，识别逻辑提供使该多个预充电逻辑的子集能够将与其关联的全局位线子集预充电至电压源的电压电平的预充电启动信号。在该说明性的实施例中，识别逻辑在每个时钟周期将预充电启动信号发送给该多个预充电逻辑的预充电逻辑子集，因此降低存储器阵列的功率消耗。

在又一个说明性的实施例中，提供了包含处理器以及与该处理器耦接的存储器的一种数据处理系统。存储器包含存储器阵列，并且存储器阵列包含多个全局位线，其中每个位线与多个存储器单元耦接。在该说明性的实施例中，存储器阵列包含多个预充电逻辑，其中每个预充电逻辑与该多个全局位线中的相关联的全局位线耦接。在该说明性的实施例中，存储器阵列包含与该多个预充电逻辑耦接的识别逻辑。在该说明性的实施例中，识别逻辑提供了使该多个预充电逻辑的子集能够将与其关联的全局位线子集预充电至电压源的电压电平的预充电启动信号。在该说明性的实施例中，识别逻辑在每个时钟周期仅将预充电启动信号发送给该多个预充电逻辑的预充电逻辑子集，因此降低存储器阵列的功率消耗。

本发明的这些及其他特征和优点将在下面关于本发明的示例实施例的详细描述中描述，或者鉴于该详细描述，本领域技术人员将会很清楚这些特征和优点。

附图说明

通过在结合附图来阅读时通过参考下面关于说明性的实施例的详细描述，本发明以及优选的使用模式及其更多的目的和优点将会得到最佳的理解，在附图中：

图1是根据说明性实施例的处理器的示例性框图；

图2描述了根据说明性实施例的常规的六晶体管(6T)存储器单元的实例；

图3说明了根据说明性实施例的含有多个存储器单元的典型的高速缓冲存储器阵列的高级实例；

图4描述了根据说明性实施例的SRAM单元的纹波式多米诺读取方案；

图5描述了根据说明性实施例的具有用于降低通常由对所有全局位线在每个周期进行预充电所消耗的功率消耗的附加逻辑的SRAM单元的纹波式多米诺读取方案；以及

图6示出了例如在半导体集成电路(IC)逻辑的设计、模拟、测试、布局及制造中使用的示例性设计流程的框图。

具体实施方式

说明性的实施例提供了用于在SRAM单元的阵列系统中降低功率消耗的电路布局，该电路布局克服了现有技术的SRAM单元和SRAM器件的阵列系统的缺点，因此增强了存储器阵列中的电能节约。