[发明专利]带有基于内部表决的内置自测(BIST)的多核心处理器

说明书

技术领域

本发明一般涉及数据处理，尤其涉及处理器架构和制造的处理器芯片的内置自测(BIST)。

背景技术

随着半导体技术在时钟速度的增加方面继续缓慢地越来越接近实际极限，架构师们越来越多地把注意力放在处理器架构的并行技术上来实现性能提高。在集成电路器件，或芯片级上，往往将多个处理器核心布置在同一芯片上，以与独立处理器芯片，或在某种程度上，与完全独立计算机几乎相同的方式起作用。另外，甚至在核心内，通过使用专门管理某些类型的操作的多个执行单元来采用并行技术。在许多情况下也采用流水线技术，以便将可能花费多个时钟周期来执行的某些操作分解成几个阶段，使其它操作能够在较早的操作完成之前开始。还采用多线程技术使多个指令流能够并行地得到处理，使得在任何给定时钟周期中能够执行更综合工作。

但是，处理器芯片的复杂性增加的一个后果是所制造芯片的测试明显变得更复杂和耗时。早期集成电路器件往往具有足够的输入/输出引脚使器件的所有相关内部操作都可以得到监视，以保证该器件以其预定方式运行。但是，随着当前设计加入数百万甚至数十亿个晶体管和许多附加高级功能，提供足够的输入/输出连接以实现器件运行的直接监视是不切实际的。

为了解决这些局限性，许多集成电路器件现在将边界扫描架构加入器件的逻辑电路中，以提供对器件的许多内部电路的访问。借助于边界扫描架构，将锁存器的一条或多条串行扫描链或扫描路径与器件的外部端口耦合，以及在设计的关键点上将各个锁存器嵌入器件的逻辑电路中。锁存器当未具体配置成起扫描链的作用时，不会另外变更器件的功能。但是，当以特定模式配置锁存器时，锁存器一起起移位寄存器的作用，使得可以将数据从单个源移动到锁存器的链中来模拟不同条件，以及使得可以通过单次输出移出在器件内生成的数据。因此，借助于边界扫描架构，可以经由外部装备记录以及以后访问器件中的各种电路在任何给定时间的当前状态，以核实所制造器件的运行。

但是，需要利用外部装备进行集成电路器件的测试可能成为沉重负担，尤其对于大容量零件。由于外部测试接口的相对较低速度，往往必须在进行可能花费几分钟进行的全面测试与以较少时间进行更表面测试和存在将故障零件误识别成好零件的风险之间作出权衡。而且，需要利用外部装备往往妨碍在现场重新测试芯片来确定是否出现了新故障。

因此，在本领域中一直相当需要有效地和成本划算地测试像处理器芯片等那样的集成电路器件的方式。

发明内容

本发明通过提供利用布置在多核心处理器集成电路器件或芯片上的扫描逻辑进行芯片的基于内部表决内置自测(BIST)的方法和电路安排来解决与现有技术相关的这些和其它问题。在芯片内部生成测试模式并将其传送给芯片上的多个处理核心内的扫描链。在芯片上相互比较扫描链输出的测试结果，将多数表决用于识别指示故障处理核心的异常测试结果。在一些实施例中，将故障测试结果中的位位置用于识别扫描链中的故障锁存器和/或故障处理核心中的故障功能单元，以及在一些实施例中，可以响应该测试自动禁用故障处理核心和/或故障功能单元。

依照本发明的一个方面，对包括多个处理核心那种类型的多核心集成电路器件进行内置自测(BIST)，其中每个处理核心包括一条扫描链。布置在多核心处理器集成电路器件上的扫描逻辑将测试模式传送给多个处理核心内的扫描链，并使用该扫描逻辑响应该测试模式比较多个处理核心的扫描链输出的测试结果。然后根据与多个处理核心输出的多数测试结果不同的故障处理核心的扫描链输出的测试结果识别多个处理核心当中的故障处理核心。

表征本发明的这些和其它优点和特征展示在所附的和形成其进一步部分的权利要求书中。但是，为了更好地理解本发明，以及通过其使用达到的优点和目的，应该参考附图以及描述本发明的示范性实施例的伴随描述性内容。

附图说明

图1是包括可用在依照本发明的实施例的数据处理中的示范性计算机的示范性自动化计算总机的框图；

图2是在图1的计算机中实现的示范性NOC的框图；

图3是更详细地图示来自图2的NOC的节点的示范性实现的框图；

图4是图示来自图2的NOC的IP块的示范性实现的框图；

图5是并入依照本发明的基于内部表决的BIST示范性多核心处理器芯片的框图；

图6是在图5中引用的扫描引擎的示范性实现的框图；

图7是在图5中引用的处理核心的示范性实现的框图；以及