[发明专利]带有基于内部表决的内置自测(BIST)的多核心处理器

权利要求书

1.一种用于进行包括多个处理核心的多核心集成电路器件的内置自测(BIST)的电路，包含：

布置在多核心集成电路器件上的多个处理核心，每个处理核心包括一条扫描链；以及

布置在所述多核心集成电路器件上的扫描逻辑，其被配置成将测试模式传送给所述多个处理核心的扫描链，并响应该测试模式比较所述多个处理核心的扫描链输出的测试结果，其中所述扫描逻辑被进一步配置成根据与所述多个处理核心输出的多数测试结果不同的故障处理核心的扫描链输出的测试结果，识别所述多个处理核心当中的故障处理核心，

其中，所述多个处理核心包括多个子集，其中，所述多个子集中的每个子集包括所述多个处理核心中的至少三个处理核心，所述多个子集中的每个子集中的所述至少三个处理核心的扫描链被配置成响应所述测试模式相互并行地向所述扫描逻辑输出测试结果，以及，其中，所述扫描逻辑被配置成相互并行地进行多次比较，其中每次比较对所述多个子集中的一个相应子集中的所述至少三个处理核心的扫描链并行地输出的测试结果进行比较，使得在所述多个子集中的每一个中的处理核心的测试结果的多个比较可以并行地进行。

2.如权利要求1所述的电路，其中所述扫描链是串行扫描链，以及其中所述扫描逻辑被配置成进行所述多个处理核心的扫描链输出的测试结果的逐位比较。

3.如权利要求2所述的电路，其中所述扫描链的每一条包括串行地相互耦合地多个锁存器，以及其中所述扫描逻辑被进一步配置成根据与所述多个处理核心输出的多数测试结果不同的测试结果中的位的位置，识别故障处理核心中的故障锁存器。

4.如权利要求3所述的电路，其中所述扫描链的每一条被配置成每次一个位地输出测试结果，以及其中所述扫描逻辑被配置成与接收测试结果的每个位相关联地递增计数器，以便使用所述计数器来识别故障锁存器。

5.如权利要求4所述的电路，进一步包含故障数据结构，其中所述扫描逻辑被配置成与识别与所述多个处理核心输出的多数测试结果不同的故障处理核心的测试结果中的位相关联地，将所述计数器的值存储在所述故障数据结构中。

6.如权利要求5所述的电路，其中所述故障数据结构包括多个存储元件，每个存储元件与所述多个处理核心当中的一个处理核心相关联，以及其中该扫描逻辑被配置成将计数器的数值存储在与故障处理核心相关联的存储元件中。

7.如权利要求6所述的电路，其中所述故障数据结构包括多个项目，其中所述扫描逻辑被配置成响应多个处理核心的任何一个检测的每个故障，将与所述故障相关联的计数器值存储在所述故障数据结构中的一个项目中。

8.如权利要求5所述的电路，其中所述故障数据结构包含多条电子熔丝。

9.如权利要求3所述的电路，其中每个处理核心的扫描链中的多个锁存器被布置在所述处理核心的多个功能单元中，以及其中所述扫描逻辑被配置成响应识别出故障锁存器来识别故障功能单元。

10.如权利要求9所述的电路，其中所述扫描逻辑被配置响应识别出故障功能单元来自动禁用所述故障功能单元。

11.如权利要求10所述的电路，其中所述扫描逻辑被配置通过烧断与所述故障功能单元相关联的电子熔丝来自动禁用所述故障功能单元。

12.如权利要求3所述的电路，其中所述扫描逻辑被配置将多种测试模式传送给所述多个处理核心，以及其中所述扫描逻辑被配置成对于每种测试模式：

计时进入所述多个处理核心的扫描链中的测试模式；

对多个处理核心计时所述多个处理核心；以及

计时出自所述多个处理核心的扫描链的测试结果。

13.如权利要求12所述的电路，其中所述扫描逻辑包括配置成生成多种伪随机测试模式的伪随机逻辑。

14.如权利要求12所述的电路，其中所述扫描逻辑被配置成将预定序列的测试模式传送给所述多个处理核心。

15.如权利要求1所述的电路，其中所述扫描逻辑被配置成比较布置在所述多核心集成电路器件上的所有处理核心的扫描链输出的测试结果。