[发明专利]3D非易失性存储器的擦除禁止

说明书

技术领域

本发明涉及用于擦除3D非易失性存储器设备中的存储器单元的技术。

背景技术

近来，已经提出了使用有时称为位成本可扩展(Bit Cost Scalable)(BiCS)架构的3D堆叠的存储器结构的极高密度存储设备。例如，3D NAND堆叠的存储器设备可以由交替的导电层和介电层的阵列形成。在这些层中钻出存储器孔以同时定义许多存储器层。然后通过用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管形或U形NAND串(P-BiCS)包括一对垂直列的存储器单元，该对垂直列的存储器单元在两个存储器孔中延伸并且通过底部背栅极(back gate)而接合。存储器单元的控制栅极由导电层提供。

附图说明

在不同的图中，类似标号的元素指代共同的组件。

图1A是3D堆叠的非易失性存储器设备的透视图。

图1B是图1A的3D堆叠的非易失性存储器设备100的功能框图。

图1C绘出包括U形NAND串的图1A的块BLK0的实施例。

图1D绘出包括直的NAND串的图1A的块BLK0的实施例。

图2A绘出具有与图1C一致的U形NAND串的3D非易失性存储器设备的字线层的顶视图，示出了字线层部分和相关联的驱动器。

图2B绘出图2A的3D非易失性存储器设备的选择栅极层的顶视图，示出了漏极侧选择栅极线、源极侧选择栅极线和相关联的驱动器。

图2C绘出图2A的3D非易失性存储器设备的源极线层的顶视图，示出源极线和相关联的驱动器。

图2D绘出图2A的3D非易失性存储器设备的位线层的顶视图，示出了位线和相关联的驱动器。

图2E绘出图2A的3D非易失性存储器设备的块的沿着图2A的NAND串的集合A0的线200的截面图。

图2F绘出图2E的列C0的区域269的近距离视图，示出了漏极侧选择栅极SGD0和存储器单元Mc6,0。

图2G绘出图2F的列C0的截面图。

图3绘出图2E中的诸如集合A0的NAND串的示例集合中的存储器单元的布置。

图4A绘出擦除的状态和较高的数据状态的阈值电压分布。

图4B绘出擦除操作中的一系列擦除脉冲和验证脉冲。

图5A绘出对于存储器单元的块的擦除操作的一个实施例。

图5B绘出图5A的步骤510(两侧擦除)的细节。

图5C绘出图5A的步骤526(一侧擦除)的细节。

图6A-6E绘出擦除操作的擦除验证迭代(iteration)的擦除部分中的电压。

图7A-7C绘出擦除操作的擦除验证迭代的验证部分中的电压。

图8A绘出具有与图1D一致的直的NAND串的3D非易失性存储器设备的字线层的顶视图，示出相关联的驱动器。

图8B绘出图8A的3D非易失性存储器设备的选择栅极层的顶视图，示出漏极侧选择栅极线和相关联的驱动器。

图8C绘出图8A的3D非易失性存储器设备的选择栅极层的顶视图，示出源极侧选择栅极线和相关联的驱动器。

图8D绘出图8A的3D非易失性存储器设备的源极线层的顶视图，示出源极线和相关联的驱动器。

图8E绘出图8A的3D非易失性存储器的位线层的顶视图，示出位线和相关联的驱动器。

图8F绘出图8A的3D非易失性存储器设备的块的沿着图8A的NAND串的集合B0的线800的截面图。

图9绘出图8F中的诸如集合B0的NAND串的示例集合中的存储器单元的布置。

具体实施方式

3D堆叠的非易失性存储器设备可以按多个块布置，其中通常每次一个块地进行擦除操作。擦除操作可以包括多个擦除-验证重复，进行这些擦除-验证重复直到满足该块的擦除-验证条件，此时擦除操作结束。一种方法是擦除-验证条件允许预定数量的失败位。也就是说，即使小数量的存储器单元还没有达到擦除状态，也可以声称擦除操作成功。但是，此方法不禁止过度擦除快速擦除的存储器单元。因此，可能发生某些存储器单元的过度擦除，导致随着在隧穿路径中累积过多的孔，存储器单元严重降级。