[发明专利]标签和数据共同存储在物理行中的DRAM高速缓存

说明书

发明背景

技术领域

本发明涉及计算系统，且更特定来说涉及用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取。

相关领域的描述

随着半导体制造过程推进以及晶粒上几何尺寸减小，半导体芯片提供更多功能和性能。然而，现代处理技术和可能限制潜在益处的集成电路设计仍然出现设计问题。一个问题是在二维平面布局芯片的相继代中每单位长度的互连延迟继续增加。而且，个别芯片之间的高电阻抗增加延迟。此外，由于这些较长信号路径上增加的寄生电容，遍历片外到另一晶粒的信号可能显著增加这些信号的功耗(例如，增加10到100倍)。

另一设计问题是存取许多数据的大多数软件应用程序通常受存储器限制，因为计算时间通常由存储器带宽确定。片外动态随机存取存储器(DRAM)的存储器存取延迟可以是数百到超过一千个时钟周期，且处理器设计中增加的核心数量已加重了存储器带宽问题。近来，已经在包括垂直和水平集成到单个电路中的两层或更多层有源电子组件的三维集成电路(3D IC)中取得了进步。被称为系统级封装(SiP)或芯片堆叠多芯片模块(MCM)的3D封装通过将单独芯片堆叠成单个封装而节约空间。这些层内的组件使用芯片上信号发送进行通信(无论是垂直的或水平的)。这种信号发送经由已知的二维平面布局电路提供减小的互连信号延迟。

上文描述中的制造趋势可以导致微处理器封装内的千兆字节集成存储器。在一些情况下，额外的芯片上存储器件可以用作基于行的存储器，诸如在存取片外存储器之前用作最后一级高速缓存(LLC)。通过额外存储器实现的降低缺失率有助于隐藏处理器与其片外存储器之间的延迟间隙。然而，对于这种额外的集成存储器来说，基于行的存储器的高速缓存存取机制可能是低效的。将大型标签数据阵列(诸如多千兆字节高速缓存的数百兆字节)放置在微处理器晶粒上可能是不切实际且昂贵的。

增大额外集成存储器的数据高速缓存线的尺寸，诸如从64字节线增加到4千字节(KB)线，减少集成存储器中的高速缓存线的数量和相应标签的尺寸。然而，脏位和一致性信息仍可以维持在原始高速缓存线(64字节线)尺寸的粒度。此外，数据转移可能消耗过多带宽，因为当仅将一些字节作为目标时，可以对整个4KB线进行存取。

使用DRAM存取机制，同时存储并存取集成DRAM中的额外高速缓存的标签和数据，消散许多功率。此外，这些机制消耗许多带宽，尤其是高度相关封装上高速缓存，且消耗太多时间，因为标签和数据是以顺序方式读出。因此，封装上DRAM提供许多额外数据存储，而高速缓存和DRAM存取机制效率低下。

鉴于上述内容，需要用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取的有效方法和系统。

发明概要

设想用于在计算系统的大型基于行的存储器中进行有效高速缓存数据存取的系统和方法。

在一个实施方案中，计算系统包括处理单元和集成动态随机存取存储器(DRAM)。处理单元的实例包括通用微处理器、图形处理单元(GPU)、加速处理单元(APU)等。集成DRAM可以是三维(3D)DRAM且可以包括在具有处理单元的系统级封装(SiP)中。处理单元可以将3D DRAM用作高速缓存。

在各个实施方案中，3D DRAM可以存储标签阵列和数据阵列两者。3D DRAM的存储器阵列组中的多个行中的每个行可以存储一个或多个高速缓存标签和由所述一个或多个高速缓存标签指示的一个或多个相应高速缓存线。响应于从处理单元接收存储器请求，3DDRAM可以根据所述接收的存储器请求在由所述接收的存储器请求内的缓存标签指示的给定高速缓存线上执行存储器存取。执行存储器存取可以包括存储给定高速缓存线的多个行的各自行的单个读取。可以使用单个复杂DRAM事务而不是使用多个DRAM事务来降低延迟和功耗。

在参考下列描述和附图后，将进一步明白这些和其它实施方案。

附图简述

图1是计算系统的一个实施方案的总体框图。

图2是系统级封装(SiP)的实施方案的总体框图。

图3是计算系统的另一实施方案的总体框图。

图4是用来存取高速缓存存储配置的顺序步骤的一个实施方案的总体框图。

图5是用于进行有效封装中DRAM存取的方法的一个实施方案的总体流程图。