[发明专利]用于测试嵌入式存储器的存储器硬宏分区优化

说明书

技术领域

本公开内容总体涉及用于测试嵌入式集成电路的技术。具体而言，但不作为限制，本公开内容涉及用于测试被格式化为存储器硬宏的嵌入式存储器实例的系统和方法。

背景技术

嵌入式存储器消耗广泛多种片上系统(SoC)设备中的越来越多数量的管芯面积。部分受半导体工艺技术发展驱动，用嵌入式存储器填充的管芯面积覆盖了许多SoC中的总管芯面积的大于百分之八十。并且由于嵌入式存储器可以覆盖大量管芯面积，所以嵌入式存储器可能更容易受到晶片制作以及其它制造和组装步骤引起的缺陷影响。高级半导体工艺技术产生的减少的特征尺寸也可能增加出现制作缺陷的概率。

为了提高这些缺陷产生的测试覆盖，SoC设计者可以将使用用于测试技术的设计组合。例如用于测试技术的某个设计以嵌入式存储器实例为目标。用于测试技术的其它设计可以以验证一个或者多个信号路径为目标，该一个或者多个信号路径包括被耦合用于接收外部数据的输入管脚、包围存储器实例的测试逻辑和被耦合用于传输接收的数据的输出管脚。用于测试技术的附加设计可以包括在每个嵌入式存储器实例周围添加标准化的接口逻辑以有助于个别、并行或者以菊链方式测试多个嵌入式存储器实例。

添加专门用于测试技术的特定设计的测试或者阴影逻辑可以提高故障覆盖而代价为性能密度。附加测试逻辑消耗了原本可以用于SoC的功能操作的管芯面积。并且对于许多高速设计，用附加测试逻辑包围存储器芯增加了向存储器实例的路由复杂性并且延长了定时关闭(timing closure)。

因此希望具有用于提供用于测试方法的改进的设计的系统或者方法，这些系统和方法优化SoC性能密度并且减少与定时关闭关联的工作。

发明内容

附图说明

在本说明书中并入的并且构成本说明的一部分的附图图示这里公开的实施例，其与说明书一起用于说明公开的实施例的原理：

图1图示与公开的实施例一致的一个示例实施例的框图。

图2图示与公开的实施例一致的示例存储器硬宏的框图。

图3图示与公开的实施例一致的示例BIST复用器电路的框图。

图4图示与公开的实施例一致的示例扫描复用器电路的框图。

图5图示与公开的实施例一致的示例扫描触发器的框图。

图6图示与公开的实施例一致的示例旁路复用器和BIST捕获电路的框图。

图7图示与公开的实施例一致的示例存储器硬宏的操作模式表。

图8图示与公开的实施例一致的示例存储器硬宏的另一操作模式表。

具体实施方式

现在具体参照附图中所示公开的实施例。只要可能，相同标号将贯穿附图用来指代相同或者相似部分。应当注意附图是以大量简化的形式而无精确比例。

配置概况

本公开内容的实施例涉及优化存储器硬宏内的资源分区以支持用于测试嵌入式存储器实例和关联测试逻辑的多种技术。优化分区包括使用在存储器实例中包括的测试逻辑和外围存储器逻辑的组合以支持用于测试嵌入式存储器的多种技术的操作以及其它操作。通过这样做，与不同测试技术和存储器实例的功能操作关联的信号路径可以共享逻辑器件或者部件。测试技术例如可以包括而不限于存储器内置自测试(MBIST)、自动化的测试图案生成(ATPG)扫描、功能管线和IEEE标准1500。以这一方式对存储器硬宏进行分区减少与测试关联的面积开销、减少定时关闭的复杂性、最小化向存储器实例的路由并且提高故障覆盖。

在以下描述中，术语“存储器实例”是指在管芯上实例化一个或者多个存储器块或者组。每个块可以包括一个或者多个存储器阵列以及用来从(多个)存储器阵列读取数据和向(多个)存储器阵列写入数据的关联外围逻辑。例如存储器实例可以包括嵌入的静态随机存取存储器(SRAM)或者在无刷新周期的情况下操作的其它存储器技术。存储器实例也可以包括动态随机存取存储器(DRAM)、内容可寻址存储器(CAM)或者射频(RF)存储器。

除非另有具体陈述，否则对单数形式的使用包括了复数形式。在本说明书中，除非另有具体陈述，否则使用“或者”意味着“和/或”。另外，使用术语“包括(including)”以及其它形式、比如“包括了(includes)”和“包括有(included)”并非限制。此外，除非另有具体陈述，否则术语、比如“元件”或者“部件”涵盖包括一个单元的元件和部件，以及包括多于一个子单元的元件和部件。