[发明专利]用于测试嵌入式存储器的存储器硬宏分区优化

权利要求书

1.一种存储器硬宏，包括：

功能输入端口、功能输出端口和从所述功能输入端口到所述功能输出端口的功能存储器数据路径，所述功能存储器数据路径按照从所述功能输入端口到所述功能输出端口的以下顺序包括：

数据缓冲器电路阵列，包括来自存储器实例的输入锁存器，

存储器单元阵列，以及

感测放大器阵列，包括来自所述存储器实例的输出锁存器；

扫描输入端口、扫描输出端口和从所述扫描输入端口到所述扫描输出端口的扫描数据路径，所述扫描数据路径按照从所述扫描输入端口到所述扫描输出端口的以下顺序包括：

扫描触发器阵列，所述扫描触发器包括来自所述数据缓冲器电路阵列的输入锁存器；以及

来自所述感测放大器阵列的输出锁存器；

其中所述扫描数据路径旁路所述存储器单元阵列；以及

BIST输入端口、BIST输出端口和从所述BIST输入端口到所述BIST输出端口的BIST数据路径，所述BIST数据路径按照从所述BIST输入端口到所述BIST输出端口的以下顺序包括：

来自所述数据缓冲器电路阵列的至少一个输入锁存器；

所述存储器单元阵列；以及

来自所述感测放大器阵列的至少一个输出锁存器。

2.根据权利要求1所述的存储器硬宏，其中将来自所述功能输出端口的功能存储器数据输出的定时与来自所述扫描输出端口的扫描数据输出的定时进行匹配。

3.根据权利要求1所述的存储器硬宏，其中所述输入锁存器和输出锁存器一起被钟控。

4.根据权利要求1所述的存储器硬宏，还包括预载荷端口、串行测试输入端口、存储器管线输出端口和串行测试数据路径，所述预载荷端口被配置用于启用通过所述串行测试数据路径的传输，所述串行测试数据路径按照从所述串行测试输入端口到所述存储器管线输出端口的以下顺序包括：

BIST复用器电路；

来自所述数据缓冲器电路阵列的所述至少一个输入锁存器；

所述存储器单元阵列；

旁路复用器电路；以及

BIST捕获电路。

5.根据权利要求4所述的存储器硬宏，其中所述BIST复用器电路包括：选择输入，耦合到所述预载荷端口以从所述串行测试输入端口和存储器管线输出数据中的至少一项，以用于传输到BIST复用器输出。

6.根据权利要求1所述的存储器硬宏，其中所述扫描触发器包括：扫描输入锁存器，被耦合以用于接收来自存储器实例的所述输入锁存器的输出、并且具有被配置用于向旁路复用器电路输出扫描测试数据的输出。

7.根据权利要求1所述的存储器硬宏，其中所述存储器实例是嵌入式静态随机存取存储器(SRAM)。

8.根据权利要求1所述的存储器硬宏，其中所述存储器单元阵列在无刷新周期的功能模式中操作。

9.根据权利要求1所述的存储器硬宏，其中在所述存储器设计阶段期间在所述存储器硬宏内关闭与所述功能数据路径、扫描数据路径和BIST数据路径关联的定时。

10.一种存储器硬宏，包括：

输入复用器电路，具有用于从扫描测试数据、BIST测试数据和用户数据进行选择以用于向复用器输出进行传输的选择输入；

扫描触发器，包括第一输入锁存器电路，所述第一输入锁存器电路被耦合以用于接收所述复用器输出，所述扫描触发器被耦合以用于向与存储器实例关联的存储器测试逻辑传输扫描测试数据，并且所述第一输入锁存器电路被耦合以用于向包括在所述存储器实例中的存储器阵列传输BIST测试数据和/或用户数据；以及

BIST捕获电路，包括输出锁存器电路，所述BIST捕获电路被耦合以用于从所述存储器阵列接收BIST测试数据和/或用户数据，所述输出锁存器电路被耦合以用于从所述存储器测试逻辑接收扫描测试数据。