[发明专利]半导体装置、以及具备该半导体装置的时钟数据恢复系统

说明书

技术领域

本发明涉及具备对接收信号进行锁存的锁存电路的半导体装置以及时钟数据恢复系统。

背景技术

图8是表示不具有电流源的类型的锁存电路的电路结构例的图(例如专利文献1)。

在图8的锁存电路50中，在时钟CK为High电平(此时，时钟CKB为Low电平)时，nMOS晶体管50g被激活。于是，在电阻50a、50b、以及nMOS晶体管50c、50d中流过电流，由此输出信号OUT、OUTB根掘输入信号IN、INB而变化。在时钟CKB为High电平(此时，时钟CK为Low电平)时，nMOS晶体管50h被激活。于是，在电阻50a、50b、以及nMOS晶体管50e、50f中流过电流，由此输出信号OUT、OUTB被锁存。

对于该锁存电路50，由于使差动对(differential pair)的nMOS晶体管进行开关动作，因此可高速动作。此外，由于锁存电路50内不具有电流源，因此可实现电源电压的低电压化。

此外，作为对PVT(Process，Voltage and Temperature)的偏差进行修正的方法，专利文献2以及专利文献3中记载了利用复制电路的方法。

在先技术文献

专利文献

专利文献1：JP特开2010-278544号公报

专利文献2：JP特开2010-178094号公报

专利文献3：JP特开2008-219678号公报

发明的概要

发明要解决的课题

但是，由于图8所示的锁存电路50不具有电流源，因此输出信号OUT、OUTB的共用电位因PVT的偏差而变动。例如，在锁存电路50的输出信号OUT、OUTB的共用电位下降时，nMOS晶体管50c、50d处于非饱和状态，锁存电路50的增益下降。由此，输出信号OUT、OUTB的振幅衰减。因此，锁存电路50中的差动信号的信号迁移点附近处的不灵敏区(例如，信号的振幅变小而使得信号的锁存无法正常进行的区域)增加，其结果，具备锁存电路50的接收系统整体的性能下降。该问题在各信号迁移点间的时间即信号的周期短、例如GHz等级(order)的超高速动作中变得更为显著。此外，在输入信号的振幅小例如100mV等级的低振幅信号被输入的低振幅动作中变得较为显著。

作为修正因这种的PVT的偏差引起的共用电位的变动的方法，列举了使用例如专利文献2、专利文献3中记载的这种复制电路的方法。但是，在专利文献2、专利文献3公开的技术中，由于调节电路的驱动所使用的偏置电流源中流过的电流量从而修正因PVT的偏差等引起的输出信号的偏差，因此无法适用于不具有电流源的类型的锁存电路。

发明内容

鉴于上述问题，本发明的目的在于提供一种对于具备锁存电路的半导体装置即便因PVT偏差等而共用电位变动的情况下也能够抑制锁存电路的增益的下降的结构。

用于解决课题的手段

在本发明的第1方式中，半导体装置具备锁存电路。所述锁存电路具备：采样部，其具有差动输入节点被连接于栅极的差动对晶体管，对从所述差动输入节点向所述差动对晶体管的栅极提供的差动输入信号进行锁存；共用调节部，其构成为从所述差动输入节点引入电流，通过基于电流控制信号调节所引入的电流量，来调节所述差动输入信号的共用电位；和共用控制部，其将所述电流控制信号提供给所述共用调节部，进行控制使得所述差动对晶体管在饱和区进行动作。

根据该第1方式，即便因PVT偏差等而连接于差动对晶体管的漏极的节点的共用电位发生了变动，也可调节差动输入信号的共用电位而使得差动对晶体管在饱和区进行动作。由此，能够防止因例如差动对晶体管的漏极所连接的节点的共用电位的变动而引起差动对晶体管进入非饱和区，能够抑制锁存电路以及具备该锁存电路的半导体装置的增益的下降。由此，能够抑制在信号的迁移点附近产生的不灵敏区的扩展。因此，能够确保半导体装置的锁存的性能、信号接收性能。

在本发明的第2方式中，时钟数据恢复系统具备所述第1方式的半导体装置、以及接收由所述半导体装置的采样部进行了采样之后的信号的数字滤波器部。

这样，时钟数据恢复系统通过具备第1方式的半导体装置，因PVT的偏差引起的半导体装置的增益下降得到抑制。因此，与不使用本方式的半导体装置的情况相比，能够提高时钟数据恢复系统的接收系统整体的性能。

发明的效果

根据本发明，即便因PVT偏差等而共用电位发生变动，也能够抑制半导体装置的增益的下降。因此，能够确保半导体装置以及具备该半导体装置的时钟数据恢复系统的接收性能。