[发明专利]制造包括封装的支持结构内的嵌入式电路组件的半导体封装

说明书

技术领域

本公开涉及制造包括外部电路元件的半导体封装。

背景技术

高速串行链路可以用于传送两个或多个(例如，两个)诸如专用集成电路(ASIC)之类的电组件(例如，半导体器件)之间的数据信号。所传送的数据信号可以为直流-平衡(DC-平衡)信号以避免所连接的半导体器件之间的电压失衡问题(例如，半导体器件可能具有不同的DC电压电平)。为了隔离两个半导体器件的DC偏置电压，DC隔直电容器可以在半导体器件之间并且电连接到半导体器件。通过使用DC隔直电容器，所传送数据信号的交流(AC)部分将通过而所传送数据信号的DC部分会被阻断。

附图说明

图1是包括两个电连接的半导体封装的计算机系统的示例实施例的透视图；

图2是图1的计算机系统的示例实施例的前向视图；

图3是图1和图2的计算机系统的示例实施例的剖面视图；

图4是包括两个电连接的半导体封装的计算机系统的示例实施例的剖面视图；以及

图5是制造半导体封装的示例实施例的流程图；

图6-10是根据示例实施例，示出了用于形成包括嵌入式电路组件在内的半导体封装的制造步骤的支持结构的系列剖面视图。

图11和12是根据另一示例实施例，示出了用于形成包括嵌入式电路组件在内的半导体封装的制造步骤的支持结构的系列剖面视图。

图13是示出了根据另一示例实施例形成的、包括嵌入式电路组件在内的半导体封装的支持结构的剖面视图。

图14-17是根据另一示例实施例，示出了用于形成包括嵌入式电路组件在内的半导体封装的制造步骤的支持结构的系列剖面视图。

图18是示出了根据另一示例实施例形成的、包括嵌入式电路组件在内的半导体封装的剖面视图。

具体实施方式

概述

提供了一种制造半导体封装的方法。该方法包括：在支持结构内形成空腔，该支持结构用于支持半导体器件，将至少一部分电路元件布置在支持结构的空腔中，用非导电的填充材料来填充支持结构中的空腔，以使得用非传导填充材料至少部分地围绕电路元件并且将半导体器件电连接至该电路元件。

在另一实施例中，通过先前描述的方法来形成一种装置。在装置的示例实施例中，电路元件被用于基本阻断由半导体器件或者另一半导体器件输出的直流。

示例实施例

诸如高速串行链路中使用的DC隔直电容器之类用于阻断或者基本阻断直流(DC)的电路元件可以被垂直地放置于插接件(interposer)、印刷电路板(PCB)、或者半导体封装基底(substrate)的非镀(non-plated)通孔或被镀(plated)通孔内。非镀通孔或被镀通孔作为通孔形成过程的一部分已经被形成，所以不需要进一步的处理来形成用于DC隔直电容器的通孔(即，能够使用已经存在的通孔)。另外，在PCB上没有使用附加的空间来将DC隔直电容器电连接到其他器件，所以没有在高速信号中添加其他额外的不连续(discontinuity)或者串扰。

为了降低所使用的板空间的量，诸如在两个或多个电组件之间的串行通信链路中使用的DC隔直电容器之类的电路元件被布置于支持结构(例如，基底)的已经存在的开口中，该支持结构支持两个电组件中的至少一个。否则，开口被镀(plated)并且用于从一个电组件到支持基底的PCB的信号传输。DC隔直电容器可以被基本垂直地定向，并且非传导材料可以被布置于基底的每个开口中，从而使得非传导材料至少部分地围绕并固定布置于开口中的DC隔直电容器的朝向。与PCB中去耦/耦合电路相关联的孔的数目被降低，因此也降低了串行通信链路中的不连续和串扰。

参考图1，示出了包括第一电组件100(例如，第一半导体封装)和第二电组件102(例如，第二半导体封装)的计算机系统的示例实施例的透视图。第一和第二半导体封装100和102中的每个包括模制外壳104，其中嵌入了(图2和图3中示出的)半导体器件。半导体器件可以是专用集成电路(ASIC)、微处理器、DRAM、闪存、其他器件、或者它们的组合。模制外壳104由任何数目的材料(例如包括环氧树脂材料)制成，并且能够具有任何形状。在一个实施例中，第一半导体封装100和/或第二半导体封装102可以不包括模制外壳104。第一和第二半导体封装100和102可以包括各自的半导体器件上方的金属盖。