[发明专利]半导体装置

说明书

技术领域

本发明涉及具有片上芯片构造的半导体装置。

背景技术

随着近年来的半导体制造技术的精细化，构成大规模集成电路(Large Scale Integration：LSI)的晶体管的数量不断增加。另外，正担忧构成LSI的存储器容量的增大、尤其是担忧随着系统变复杂且大规模，所谓的系统LSI成为必要的存储器容量的增大。例如，搭载了大规模存储器电路的系统LSI中的高效率的安装方法在成本方面已成为了最重要的课题之一。

另一方面，作为LSI和封装体的连接方式，一般采用的是引线接合方式以及倒装芯片方式。在利用了这些安装形态的情况下，需要将存储器电路组装入系统LSI自身的芯片内、或者将存储器电路搭载到用于搭载LSI芯片的搭载基板或安装基板。在将存储器电路组装入芯片内的情况下，将受到存储器容量的制约。另外，在将存储器电路搭载到基板的情况下，基板自身面积扩大以及搭载成本增大等将成为课题。

作为以上所述课题的解决对策，有采用片上芯片(Chip on Chip：COC)构造的对策。图16表示诸如在专利文献1中所记载的现有一般COC构造的截面构成。如图16所示，在彼此的元件形成面形成有多个焊盘的第一芯片11以及第二芯片12经由在各焊盘之上分别形成的凸块14而被电连接，另外通过底层填料树脂材15相互被固定粘贴。

第一芯片11的与第二芯片12相反一侧的面通过粘接材而被固定粘贴在布线基板等基板13之上。另外，在第一芯片11的上表面(元件形成面)设有引线接合用的焊盘，通过引线16而与基板13电连接。包含引线16在内，第一芯片11以及第二芯片12被模制树脂材17(仅图示外形的轮廓)所覆盖。

如此，通过采用COC构造，从而能够将多个芯片11、12搭载在基板13之上，因此与通常的引线接合方式以及倒装芯片方式相比，能够高效且以小面积接合多个芯片。

另外，在专利文献2以及专利文献3中记载有使配置在第一半导体芯片之上的第二半导体芯片的配置位置进行错位这样的构成。

在先技术文献

专利文献

专利文献1：日本特开2010-141080号公报

专利文献2：日本特开2007-207805号公报

专利文献3：日本特开2005-183934号公报

发明内容

发明所要解决的课题

但是，专利文献1所记载的方法是以上层所搭载的芯片与下层所搭载的芯片相比是小型的情形为前提，在下层的芯片与上层的芯片相同或者较其为小型的情况下，则在下层的芯片上难以确保引线接合区域。在这种情况下，虽然可增大下层的芯片尺寸以在芯片上确保再布线区域来进行对应，但却存在布线电阻增大且成本增大这样的课题。

另外，对于专利文献2以及专利文献3所记载的方法，在第一半导体芯片是与其上所搭载的第二半导体芯片相同或者较其小的尺寸的情况下，即便使上下的芯片的配置位置相互错位，也难以确保所需的端子数，而且由于引线接合端子偏向芯片的一侧，因此存在安装基板的布线变复杂且成本增大这样的问题。进而，还存在如下问题，即：在第二半导体芯片的下侧的一部分出现不存在第一半导体芯片的区域，在组装后的品质的可靠性上存在课题。

本发明是鉴于上述问题而完成的，其目的在于：与上层以及下层的芯片尺寸无关地，使芯片的主面与基板的接合成为可能，能够通过降低从芯片的主面至基板的布线电阻来防止因动作速度的偏差等所引起的定时性能以及功能的误动作。

进一步的目的在于：与上层以及下层的芯片尺寸无关地，即便在使上下芯片的配置发生错位的情况下，也能够增大COC安装时的接合端子数，也能够以低成本实现基于端子数增大的高功能化。

更进一步的目的在于：防止在上层的半导体芯片与基板之间产生空隙这样的构成，以确保组装后的品质的可靠性。

此外，在本发明中只要能实现上述多个目的当中至少一个目的即可。

用于解决课题的手段

为了达成上述目的，本发明将具有COC构造的半导体装置设为如下的构成，即：对一方的芯片设置扩张部，并且使该一方的芯片的半导体区域的一部分不被覆盖地配置其他的芯片，从而能够通过导电性部件从半导体区域中形成的端子连接到基板。