[发明专利]半导体装置

说明书

技术领域

本公开涉及具有片上片(Chip On Chip，COC)构造的半导体装置。

背景技术

伴随于近年的半导体制造技术的微细化，构成LSI(Large Scale Integration)的晶体管数也在不断增加。尤其是，在系统LSI中，随着构成要素变得复杂、大规模，所需要的存储器容量也在增加。因此，从成本方面来说实现搭载了大规模存储器的系统LSI的高效率的安装方法变得尤为重要起来。

另一方面，作为LSI与封装件的连接方式，通常采用的是引线接合方式及倒装片方式。在采用了这些安装形态的情况下，由于在系统LSI芯片内需要在芯片搭载基板或安装基板上搭载存储器，故搭载容量的制约、基板搭载面积及搭载成本等容易增大。

作为应对以上的技术之一，具有片上片(COC)构造。

图12表示普通的片上片构造的剖视图。如图12所示，芯片101及芯片102经由凸起104而电连接。凸起104设于分别设置在芯片101及芯片102的多个焊盘(图示省略)上。在芯片101与芯片102之间填充有底层填料树脂(underfilling resin)105。芯片101具有引线接合用焊盘(图示省略)，并借助设置于该引线接合用焊盘上的引线106而与基板103连接。芯片101、芯片102及引线106被填充树脂(mold resin)107(仅外形用虚线来表示)覆盖。

这样，在采用COC构造时，可将多个芯片层叠搭载于基板107上，与通常的引线接合及倒装片方式相比，可有效地且小面积地接合芯片彼此之间。

在此，如图13所示，在COC方式中的下侧的芯片101的面积小的情况下，变得无法确保引线接合区域。再有，在凸起104集中配置于芯片中央部的情况下，在对上下的芯片101及102进行接合之际上侧的芯片102的水平水准变得不稳定，无法保持稳定的水平水准。

还有，在LSI(芯片)内部，通过配置于LSI表面的焊盘，而被施加外部应力。因此，在LSI中，与焊盘的配置对应地混合存在着施加应力的部分和未施加应力的部分。另外，关于芯片面内的应力分布，由于芯片及插入物(相当于图12、图13的基板103)存在依赖于温度的伸缩量的差，故存在由芯片外周部施加较强应力的倾向。

在此，作为对LSI施加应力的影响，可列举晶体管的特性变化。因此，由于位于焊盘正下的晶体管的特性发生变化，LSI中的各晶体管的动作速度变得不均衡，故LSI的动作定时受到影响，发生LSI功能动作不良、成品率下降等。

专利文献1中公开了一种半导体装置，其具备：半导体存储器芯片，具有外部连接用端子、以及第1存储器端子及第2存储器端子，且外部连接用端子与第1存储器端子经由第1存储器布线层而电连接；以及半导体逻辑电路芯片，比半导体存储器芯片更小型，其主面上具有第1逻辑电路端子及第2逻辑电路端子，半导体逻辑电路芯片层叠于半导体存储器芯片上，并使半导体存储器芯片的至少第1存储器端子与第1逻辑电路端子电接触，由此构成半导体装置。

再有，专利文献2中公开了具备半导体芯片及设置在插入物的四角或对角线上的虚拟端子的手法。

在先技术文献

专利文献

专利文献1：JP特开2010-141080号公报

专利文献2：JP特开2008-60587号公报

发明内容

-发明所要解决的技术问题-

然而，专利文献1所公开的方法的前提是搭载于上侧的芯片与搭载于下侧的芯片相比是小型的，在下侧的芯片为小型的情况下，无法实施基于COC构造的接合。另外，由于芯片的种类(存储器芯片及逻辑电路芯片等)是不同的，故必需的连接等也存在差异，未必能任意地决定在上侧或下侧采用任一芯片。再有，下侧芯片需要引线接合端子、与基板的连接端子及布线，需要使下侧芯片与上侧芯片吻合而进行制作(设计)(需要同时设计上侧、下侧的芯片，或在上侧芯片之后设计下侧芯片)。在新制作下侧芯片时，若设为比上侧芯片更小型，则无法实施基于COC构造的接合。

另外，专利文献2所公开的方法涉及倒装片，是缓和芯片角部及对角线上的应力的手法，无法适用于COC构造的芯片外周部整体的应力相关的对策。

鉴于以上问题，本公开的目的在于：在具有COC构造的半导体装置中，无论上侧、下侧芯片的大小关系如何，都能确保COC安装时的水平水准，并且确保引线接合区域。

-用于解决技术问题的方案-