[发明专利]具有多个阈值电压和有源阱偏置能力的CMOS绝缘体上极薄硅的改进型结构

说明书

技术领域

本发明的示例性实施例总体涉及半导体器件和制造技术，更具体而言，涉及利用绝缘体上极薄硅（ETSOI）衬底制造半导体晶体管器件，例如用于静态随机存取存储器（SRAM）和相关逻辑电路中的半导体晶体管器件。

背景技术

在绝缘体上硅（SOI）技术中，在诸如氧化硅的绝缘层上形成薄硅层，绝缘层形成于衬底上。此绝缘层通常被称为掩埋氧化物（BOX）层或简称为BOX。对于单个BOX SOI晶片，由与BOX相交的浅沟槽隔离（STI）将薄硅层分成有源区，并为硅层中形成的有源器件区域提供总隔离。例如，通过向薄硅层中离子注入n型和/或p型掺杂材料，形成场效应晶体管（FET）的源极和漏极，沟道区在源极和漏极之间，利用栅极图案来自定义沟道区。在形成源极和漏极之前，例如，通过在薄硅的顶表面上沉积栅极电介质和导体，继之以光刻构图和蚀刻，在沟道区顶部形成栅极。也可以利用BOX层作为背栅极电介质在单个BOX SOI晶片上的有源区下方形成所称的背栅极。可以通过p型或n型掺杂界定背栅极。

具有背栅极的晶体管通常使用较薄的硅和BOX层，以便能够在响应于背栅极的阈值电压实现完全耗尽的器件操作。建立于薄SOI技术中的具有背栅极的这种FET具有明显优点，例如短沟道效应减小，由于体掺杂波动导致的阈值变化更小，以及能够使用背栅极电压调节阈值。

可以将ETSOI晶体管视为细沟道平面器件。使用晕圈注入来控制常规晶体管中的静电。尽管晕圈注入物控制了短沟道效应，但其还导致大的随机掺杂波动，增大了结泄漏和栅极诱发的漏极泄漏（GIDL），这对低功率平台是致命的。另一方面，由薄SOI沟道，而不是利用晕圈注入物来控制ETSOI器件的静电。

发明内容

根据本发明的示例性实施例，提供了一种结构，包括：具有第一类型导电性和顶表面的半导体衬底；设置于所述顶表面上方的绝缘层；设置于所述绝缘层上方的半导体层以及设置于半导体层上的多个晶体管器件。每个晶体管器件包括源极、漏极以及界定源极和漏极之间的沟道的栅极堆叠，其中一些晶体管器件具有第一类型的沟道导电性，其余晶体管器件具有第二类型的沟道导电性。所述结构还包括与所述衬底的顶表面相邻并在所述多个晶体管器件下方形成的阱区，所述阱区具有第二类型的导电性并延伸到所述衬底之内的第一深度。所述结构还包括在相邻晶体管器件之间的第一隔离区，第一隔离区延伸通过所述半导体层中第一深度，所述第一深度足以将相邻晶体管器件彼此电隔离；以及在选择的相邻晶体管器件之间的第二隔离区。所述第二隔离区延伸通过所述硅层，通过所述绝缘层并进入所述衬底中到达第二深度，所述第二深度大于所述第一深度，以将所述阱区电分隔成第一阱区和第二阱区。

可以在沟道导电性相反的晶体管之间和/或沟道导电性相同但希望不同的背栅极或阱偏压的晶体管之间形成第二隔离区。

此外，根据本发明的示例性实施例，提供了一种制造结构的方法。该方法包括提供晶片，所述晶片包括具有第一类型导电性和顶表面的半导体衬底，设置于所述顶表面上方的绝缘层以及设置于所述绝缘层上方的半导体层。该方法还包括通过所述半导体层和所述绝缘层注入阱区，以与所述衬底的顶表面相邻，所述阱区具有第二类型的导电性以及所述衬底之内的阱深度。该方法还包括在预定介于一对接下来形成的相邻晶体管器件之间的位置形成第一隔离区。形成所述第一隔离区以具有延伸通过所述半导体层的第一深度，到达的深度足以将相邻的晶体管器件彼此电隔离。该方法还包括在预定介于一对接下来形成的选择的相邻晶体管器件之间的位置处形成第二隔离区。形成所述第二隔离区以具有第二深度，延伸通过所述硅层，通过所述绝缘层并进入所述衬底中，其中所述第二深度大于阱深度，以将所述阱区电分隔成第一阱区和第二阱区。该方法还包括在所述半导体层上形成晶体管器件。

可以在具有彼此相反类型导电性的晶体管之间和/或具有相同类型导电性但希望不同的背栅极偏压的晶体管之间形成第二隔离区。

附图说明

图1是ETSOI晶片一部分的截面放大图（不按比例），其包括n阱和p型背栅极，具有提供同一阱的相邻FET间的电隔离的浅阱内STI，以及通过整个n阱区域延伸并充分深入到衬底中的深阱间STI，以便沿nfet/pfet边界以及具有不同期望偏压的相似器件之间的边界将n阱区域彼此电隔离。

图2更详细示出了图1的FET之一的截面（不按比例）。

图3A-3H示出了集成背栅极掺杂和双STI工艺流程的示例。