[发明专利]校准集成电路内的装置性能

说明书

技术领域

本说明书内所揭示的一个或多个实施例涉及集成电路（IC）。更确切地说，一个或多个实施例涉及校准IC内的包括多个指形物的装置的性能。

背景技术

设计可靠的电路已变得越来越复杂，尤其鉴于积极缩放的互补金属氧化物半导体（CMOS）技术。例如，在负偏应力的延长持续时间期间，能够生产小型装置的现代IC制造工艺增加了在P型金属氧化物半导体（PMOS）装置中的界面陷阱的可能性。当将负电压施加到PMOS装置的栅极上持续一段延长的时间时，产生了界面陷阱。界面陷阱位于硅-氧化物/硅-晶体晶格边界附近，其中空穴（即，正电荷）会被卡在所述边界处，从而造成PMOS装置的阈值电压的移位。空穴捕获产生界面态以及固定电荷。两者都是正电荷且导致阈值电压的负移位。此现象称为PMOS负偏压温度不稳定性（NBTI）。NBTI对PMOS装置的影响比对N型金属氧化物半导体（NMOS）装置的影响更多。然而，被称为正BTI（PBTI）的现象影响NMOS装置。

鉴于在现代IC设计中减少装置尺寸和电压裕度的趋势，例如BTI（关于NBTI和/或PBTI）的现象可成为限制CMOS装置的寿命的重要因素。例如热载流子注入（HCI）的其它现象可结合BTI而在更大程度上减少CMOS装置的寿命。由于所指出的现象，电路设计者必须过度设计装置以补偿在装置的整个寿命中发生的降级。电路设计者在IC内创造的装置具有（例如）可与电路规范所要求的操作特性不同或比之更高的操作特性。

当装置过度设计时，例如电力使用、面积使用、性能等等的装置操作特性可从电路规范中所指定的装置的确立的目标特性显著地变化。因此，如果并非不适合于元件的预期目的，那么装置可差于最优化。除了装置不适合于预期目的之外，过度设计也会增加电路设计的成本，尤其是当在现代IC内的许多装置中应用时。

发明内容

本说明书内所揭示的一个或多个实施例涉及集成电路（IC），且更确切地说，涉及校准IC内的包括多个指形物的装置的性能。

在集成电路内实施的多指装置的实施例可包含：第一指形物，其经配置以保持活跃；第二指形物，其在所述第一指形物活跃的同时最初停用；以及指形物激活电路，其经配置以响应于确定多指装置的降级量度达到降级阈值而选择性地激活多指装置的第二指形物。

在一些实施例中，多指装置可进一步包含：开关，其耦合到第二指形物上，其中所述开关选择性地将第二指形物的栅极耦合到数据信号，所述数据信号也耦合到第一指形物的栅极上。

在一些实施例中，指形物激活电路可包含：控制电路，其配置以响应于检测到降级阈值经而向开关提供控制信号。

在一些实施例中，指形物激活电路可进一步包含：监视器电路，其经配置以通过确定多指装置的第一指形物处于活跃状态的时间量来检测降级阈值。

在一些实施例中，监视器电路可经配置以将多指装置的第一指形物处于活跃状态的时钟周期的数量的计数与降级阈值进行比较，且响应于计数大于或等于降级阈值，指示控制电路激活第二指形物。

在一些实施例中，指形物激活电路可进一步包含：监视器电路，其经配置以通过测量多指装置实地的操作参数来检测降级阈值、将操作参数与降级阈值进行比较，且响应于确定操作参数达到降级阈值，指示控制电路激活第二指形物。

在一些实施例中，操作参数可为多指装置的阈值电压，且降级阈值指定了大于阈值电压的参考电平的阈值电压的电平。

在一些实施例中，操作参数可为多指装置的漏极饱和电流，且降级阈值指定了小于漏极饱和电流的参考电平的漏极饱和电流的电平。

在一些实施例中，当不活跃时第二指形物的栅极可耦合到集成电路的电源电压电势上。

校准IC内的多指装置的性能的方法的实施例可包括确定IC内的多指装置的降级量度，并且将降级量度与降级阈值进行比较。响应于确定降级量度达到降级阈值，可激活多指装置的一指形物。

在一些实施例中，所述方法可进一步包含：选择降级量度以包含多指装置处于活跃状态的时间量；以及选择降级阈值为预定的时间量。

在一些实施例中，所述方法可进一步包含：根据在集成电路内实施的计数器内计数的时钟周期的数量，确定多指装置处于活跃状态的时间量，其中可将所述时钟周期的数量与代表降级阈值的预定的时间量的时钟周期的阈值数量进行比较。

在一些实施例中，所述方法可进一步包含：选择降级量度以包含多指装置的阈值电压；以及选择降级阈值为大于阈值电压的参考电平的多指装置的阈值电压的电平。