[发明专利]半导体层叠体及其制造方法以及半导体元件

说明书

技术领域

本发明涉及半导体层叠体及其制造方法、以及半导体元件。

背景技术

以往，包括由Ga₂O₃基板、AlN缓冲层、以及GaN层形成的半导体层叠体的半导体元件被广为人知（例如，参照专利文献1）。根据专利文献1，AlN缓冲层是通过在Ga₂O₃基板上使AlN结晶生长而形成为10～30nm的厚度。另外，GaN层通过在AlN缓冲层上使GaN结晶生长而形成，并且作为施主包括Si。

专利文献1：日本特开2006-310765号公报

在专利文献1的半导体元件等通电方向为纵向的纵型元件中，半导体层叠体的厚度方向的电阻的降低非常重要。

发明内容

鉴于此，本发明的目的在于提供一种厚度方向的电阻低的半导体层叠体及其制造方法、以及包括该半导体层叠体的半导体元件。

为了达到上述目的，本发明的一方式提供[1]～[9]的半导体层叠体、[10]半导体元件、以及[11]～[13]的半导体层叠体的制造方法。

[1]一种半导体层叠体，包括将六角网格状配置有氧的面设为主面的Ga₂O₃基板、上述Ga₂O₃基板上的AlN缓冲层、以及上述AlN缓冲层上的氮化物半导体层。

[2]根据上述[1]所记载的半导体层叠体，上述Ga₂O₃基板的上述主面是（101）、（-201）、（301）、（3-10）中的任意一种面。

[3]根据上述[2]所记载的半导体层叠体，上述Ga₂O₃基板的上述主面是（101）。

[4]根据上述[1]～[3]中任意1个所记载的半导体层叠体，上述AlN缓冲层的厚度为1nm以上5nm以下。

[5]根据上述[4]所记载的半导体层叠体，上述AlN缓冲层的厚度为2nm以上3nm以下。

[6]根据上述[1]所记载的半导体层叠体，上述氮化物半导体层是GaN层。

[7]根据上述[1]所记载的半导体层叠体，厚度方向的电压降为0.6V以下。

[8]根据上述[1]所记载的半导体层叠体，上述氮化物半导体层在上述AlN缓冲层侧的部分区域具有Si浓度为5×10¹⁸/cm³以上的Si高浓度区域。

[9]根据上述[8]所记载的半导体层叠体，上述Si高浓度区域的厚度为2nm以上。

[10]一种半导体元件，包括半导体层叠体，该半导体层叠体包括将六角网格状配置有氧的面设为主面的Ga₂O₃基板；上述Ga₂O₃基板上的AlN缓冲层；以及上述AlN缓冲层上的氮化物半导体层，并且向上述半导体层叠体的厚度方向通电。

[11]一种半导体层叠体的制造方法，包括：在将六角网格状配置有氧的面设为主面的Ga₂O₃基板上，在500℃以下的温度条件下使AlN结晶外延生长，从而形成AlN缓冲层的工序；以及在上述AlN缓冲层上使氮化物半导体结晶生长从而形成氮化物半导体层的工序。

[12]根据上述[11]所记载的半导体层叠体的制造方法，上述AlN缓冲层形成为1nm以上5nm以下的厚度。

[13]根据上述[11]或者[12]所记载的半导体层叠体的制造方法，上述氮化物半导体结晶是GaN结晶。

根据本发明，能够提供厚度方向的电阻低的半导体层叠体及及其制造方法、以及包括该半导体层叠体的半导体元件。

附图说明

图1A是第1实施方式所涉及的半导体层叠体的剖面图。

图1B是第1实施方式所涉及的半导体层叠体的剖面图。

图2是第2实施方式所涉及的纵型FET的剖面图。

图3是第3实施方式所涉及的纵型FET的剖面图。

图4是第4实施方式所涉及的纵型FET的剖面图。

图5是第5实施方式所涉及的纵型FET的剖面图。

图6是第6实施方式所涉及的HBT的剖面图。

图7是第7实施方式所涉及的SBD的剖面图。

图8是第8实施方式所涉及的LED的剖面图。

图9是表示实施例所涉及的AlN缓冲层的厚度与电压降的关系的图。