[发明专利]半导体存储装置及其控制方法

说明书

技术领域

本发明的实施方式涉及半导体存储装置及其控制方法。

背景技术

以往，非易失性ROM（只读存储器）作为只能写入1次的存储器使用，或者作为如固件存储用存储器的改写频率少的存储器使用。此外，与易失性RAM（随机存取存储器）不同，非易失性ROM还可以说是对于由于用户的不经意而导致的改写以及由于操作系统和应用程序系统的操作而导致的改写，能够牢固地保护内部程序和/或数据的存储器。

对此，近年开发了使用电阻变化型元件的非易失性RAM（MRAM：磁阻随机存取存储器）、PCRAM（相变随机存取存储器）、ReRAM（电阻式随机存取存储器）等。例如，如果这些非易失性RAM具备DDR（双数据速率）接口并能够高速写入，则不仅可以作为固件等改写频率少的存储器使用，而且可以作为非易失性的大容量工作存储器使用。因此，这些非易失性RAM作为能够替代现有的非易失性ROM和易失性RAM两者的存储器受到关注。

但是，在代替现有的非易失性ROM和易失性RAM两者而使用上述非易失性RAM单体的情况下，由于用户的不注意而导致的改写以及操作系统和应用程序的操作而引起的改写，非易失性RAM内部的程序和/或数据仍然存在被改写的危险性。因此，在非易失性RAM中，仍然有必要牢固地保护需要保护的程序和/或数据以避免不希望的改写。

现有技术文献：

专利文献1：特开2009-43110号公报

非专利文献1：JEDEC STANDARD“DDR2SDRAM SPECIFICTION”JESD79-2F第40-41页

发明内容

本实施方式的半导体存储装置包括：包括存储数据的多个存储单元的存储单元阵列、以及向存储单元写入数据的写驱动器。写驱动器按照与写入数据一起输入的写入掩码数据，执行该写入数据的写入或者不执行该写入数据的写入。多路复用器选择性地输出写入掩码数据中固定为禁止写入数据的写入的第1写入掩码数据的写入禁止信号和写入掩码数据的任意之一。写保护控制器控制多路复用器，以使得当存储单元阵列中写入禁止区域的地址与写入数据的地址一致时，输出写入禁止信号，当存储单元阵列中写入禁止区域的地址与写入数据的地址不一致时，直接输出写入掩码数据。

附图说明

图1是表示根据第1实施方式的MRAM的存储芯片的方框图；

图2是表示单一存储单元MC的构成的说明图；

图3是表示主数据控制器MDC及其周边的电路的构成的方框图；

图4是用写保护开关WPSW构成写入禁止区域地址WPADD的存储部的MRAM的方框图；

图5是表示第1实施方式的MRAM的操作的流程图；

图6是表示根据第2实施方式的MRAM的构成的方框图。

具体实施方式

以下，参照附图说明本发明的实施方式。本实施方式并不限定本发明。

第1实施方式

图1是表示根据第1实施方式的磁阻随机存取存储器（以下表示为MRAM）的存储芯片的方框图。另外，本实施方式也可以适用于除了MRAM以外的使用电阻变化型元件的存储器（例如，PCRAM、ReRAM等）。

本实施方式的MRAM具备存储单元阵列MCA、灵敏放大器SA、主数据控制器MDC、DQ缓冲器DQB、列控制器CC、行控制器RC、时钟缓冲器CB、命令控制器CMDC、地址控制器ADDC和阵列控制器AC。

存储单元阵列MCA具备被配置成二维矩阵形的多个存储单元MC。各存储单元MC与位线BL（或者位线对）和字线WL的交叉点对应地配置。位线BL在列方向上延伸。字线WL在相对于列方向正交的行方向上延伸。

灵敏放大器SA被构成为经由位线BL存储单元MC连接，并检测存储单元MC的数据。写驱动器WD被构成为经由位线BL与存储单元MC连接，并向存储单元MC写入数据。

主数据控制器MDC接受列控制器CC的控制，向写驱动器WD转发从DQ缓冲器DQB接收的数据，以写入所希望的列中，或者接受列控制器CC的控制，向DQ缓冲器DQB转发从所希望的列读出的数据。此外，主数据控制器MDC如后面所说明的被构成为按照写入掩码数据WM或者写入禁止区域地址WPADD，禁止数据的写入。

DQ缓冲器DQB经由DQ垫DQ暂时保持读出数据，并向存储芯片1的外部输出该读出数据。或者DQ缓冲器DQB经由DQ垫DQ从存储芯片1的外部接收写入数据并暂时保持。