[发明专利]具有源极/漏极缓冲区的应力沟道FET

说明书

技术领域

本公开总体上涉及半导体制造领域，更具体地，涉及形成具有应力沟道区（stressed channel region）的场效应晶体管（FET）器件。

背景技术

半导体器件衬底内的机械应力可用于调整器件性能。例如，在硅（Si）技术中，FET的沟道可以沿着硅的{110}面取向。在这种布置中，当沟道处于膜方向上的压应力下和/或处于沟道的法线方向上的张应力下时空穴迁移率增强，而当硅膜处于沟道法线方向上的张应力下时电子迁移率增强。因此，可以有利地在p型FET（PFET）或n型FET（NFET）的沟道区中产生压应力和/或张应力，以增强这种器件的性能。

产生受到所需应力的沟道区的一种可能方法是：对于PFET，在FET器件的源极/漏极区中的应力腔中形成嵌入的硅锗（SiGe）源极/漏极应力源材料（stressor material），或者对于NFET在所述应力腔中形成嵌入的碳化硅（SiC）源极/漏极应力源材料，以在位于源极区和漏极区之间的沟道区中引起压应变或张应变。可以原位地重掺杂源极/漏极应力源材料，以避免可使得沟道应力劣化的对应力源的注入损伤。尽管沟道应力随着应力源与沟道的邻近程度的减小而增加，但是重掺杂的源极/漏极应力源材料与FET沟道的紧密邻近可使得完成的应力沟道FET器件的静电学性能劣化。特别地，与沟道区紧密邻近的重掺杂的源极/漏极材料可加剧短沟道效应以及穿通问题，并且还可增加FET工作期间的寄生泄漏、结电容和源自带间隧穿的浮体效应。

发明内容

在一方面中，一种用于形成具有源极/漏极缓冲区的应力沟道场效应晶体管（FET）的方法包括：在位于衬底上的栅极叠层的两侧在所述衬底中蚀刻腔；在所述腔中沉积源极/漏极缓冲材料；蚀刻所述源极/漏极缓冲材料以形成与所述FET的沟道区相邻的垂直源极/漏极缓冲区；以及在所述腔中与所述垂直源极/漏极缓冲区相邻地以及在所述垂直源极/漏极缓冲区上方，沉积源极/漏极应力源材料。

在一方面中，一种应力沟道场效应晶体管（FET）包括：衬底；位于所述衬底上的栅极叠层；在所述栅极叠层下方且位于所述衬底中的沟道区；在所述沟道区的两侧且位于所述衬底中的腔内的源极/漏极应力源材料；以及在所述源极/漏极应力源材料与所述衬底之间且位于所述衬底中的所述腔内的垂直源极/漏极缓冲区，其中所述源极/漏极应力源材料在所述源极/漏极缓冲区上方邻接所述沟道区。

通过本示例性实施例的技术实现另外的特征。本文中详细描述了其它实施例，这些实施例被认为是要求保护的发明的一部分。为了更好地理解示例性实施例的特征，参考说明书和附图。

附图说明

现在参考附图，其中在若干图中相似的部件标以相似的附图标记：

图1示例出制造具有源极/漏极缓冲区的嵌入的应力源沟道FET的方法的实施例的流程图。

图2是示例出具有栅极和分隔物（spacer）的衬底的实施例的示意性框图。

图3是示例出在蚀刻出嵌入的应力源腔之后图2的器件的实施例的示意性框图。

图4是示例出在嵌入的应力源腔中沉积源极/漏极缓冲材料之后图3的器件的实施例的示意性框图。

图5是示例出在蚀刻源极/漏极缓冲材料而形成源极/漏极缓冲区之后图4的器件的实施例的示意性框图。

图6是示例出在与源极/漏极缓冲区相邻地在应力阱中沉积源极/漏极嵌入应力源材料（embedded stressor material）之后图5的器件的实施例的示意性框图。

图7是示例出包括源极/漏极缓冲区的FET的嵌入应力源FET的实施例的示意性框图。

具体实施方式

提供了包含源极/漏极缓冲区的应力沟道FET器件以及制造包含源极/漏极缓冲区的应力沟道FET器件的方法的实施例，其中在下文中详细描述示例性实施例。在沟道和嵌入的源极/漏极应力源材料之间的源极/漏极缓冲区的形成用于减小在工作期间应力沟道FET中的结电容和漏电流，同时允许源极/漏极应力源材料相对紧密地邻近沟道，这增加了FET器件中嵌入的应力源材料的量以及由应力源材料在沟道中引起的应力的量。在各种实施例中，源极/漏极缓冲区可以是轻掺杂的或未掺杂的SiGe或SiC。