[实用新型]基于LVDS接口的双FPGA雷达回波处理装置

说明书

技术领域

本实用新型涉及雷达回波处理领域中，应用于需要高计算量及高速数据处理的情况下，特别涉及基于LVDS接口的双FPGA雷达回波处理装置。 

背景技术

随着国防科技的深入发展，及现代化武器的不断更迭，因此，对系统仿真及相关领域提出了更高的要求，在现代化战争中，对于雷达信号的处理呈现出数据量高，数据复制度提高的要求，特别是在雷达的系统仿真过程中，雷达的模拟信号要满足各种仿真环境的需要，但在一些简单的雷达信号处理系统中，由于单片FPGA的逻辑资源有限，因此，在某些高吞吐量信号处理的复杂系统中，一片FPGA的逻辑资源已不能满足系统需求，无法获得较高的处理量及数据处理带宽。 

在实用新型人实现本实用新型过程中，发现现有技术中有以下缺陷，现有技术中，由于单片核心处理装置（FPGA）的逻辑资源是有限的，在某些高吞吐量信号处理的复杂系统中，单片FPGA的逻辑资源已不能满足系统需求，同时系统的性能提高有赖于核心处理装置的性能，制约了雷达数据处理的功能扩展，同时系统造价较高，不能满足系统性能需要不断提高的要求。 

实用新型内容

针对现有技术中的缺陷，本实用新型解决了现有雷达处理速度及功能的扩展受到核心处理部件限制的问题。 

为了解决以上技术问题本实用新型提供了基于LVDS接口的双FPGA雷达回波处理装置，AD转换器、DA转换器、第一FPGA处理单元及第二FPGA处理单元；所述第一FPGA处理单元包括：中频下变频及第一雷达目标仿真处理模块、TX控制逻辑模块及串行器；所述第二FPGA处理单元包括：解串 器、RX控制逻辑模块及中频上变频及第二雷达目标仿真处理模块；所述AD转换器的输出与所述中频下变频及第一雷达目标仿真处理模块的输入连接，所述DA转换器的输入与所述中频下变频及第二雷达目标仿真处理模块的输出连接，所述串行器的输出通过所述LVDS的多组数据线与所述解串器输入连接，所述RX控制逻辑模块的状态端输出与所述TX控制逻辑模块的状态端输入连接，接收所述RX控制逻辑模块状态。 

其中，所述第一FPGA处理单元还包括：输入缓存IDDR及输出缓存ODDR。 

其中，所述第一FPGA处理单元还包括：OBUFDS差分输出缓冲器；所述第二FPGA处理单元还包括：IBUFDS差分输入缓冲器，所述OBUFDS与所述串行器的输出连接，所述IBUFDS差分输入缓冲器与所述解串器输入连接。 

其中，所述第二FPGA处理单元还包括：IODELAYE延迟器，所述IODELAYE延迟器与所述RX控制逻辑模块连接。 

其中，还包括：实时窗口监测模块及误码滤波模块，所述实时窗口监测模块用于在片间FPGA进行数据传输时能够实时调整数据延迟。 

由此可知，本实用新型解决了现有雷达处理速度及功能的扩展受到核心处理部件限制的问题。提高了系统的可用性、通用性，降低了设备的投入及使用成本。 

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。 

图1：是本实用新型基于高速LVDS接口的双FPGA雷达回波处理装置的组成示意图。 

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。 

本实用新型实施例中提供了一种基于LVDS接口的双FPGA雷达回波处理装置，如图1所示，包括：模拟/数字转换器AD转换器101、数字/模拟转换器DA转换器102、第一FPGA处理单元103及第二FPGA处理单元104；