[实用新型]基于LVDS接口的双FPGA雷达回波处理装置

权利要求书

1.基于LVDS接口的双FPGA雷达回波处理装置，其特征在于，包括：AD转换器、DA转换器、第一FPGA处理单元及第二FPGA处理单元；所述第一FPGA处理单元包括：中频下变频及第一雷达目标仿真处理模块、TX控制逻辑模块及串行器；所述第二FPGA处理单元包括：解串器、RX控制逻辑模块及中频上变频及第二雷达目标仿真处理模块；所述AD转换器的输出与所述中频下变频及第一雷达目标仿真处理模块的输入连接，所述DA转换器的输入与所述中频下变频及第二雷达目标仿真处理模块的输出连接，所述串行器的输出通过所述LVDS的多组数据线与所述解串器输入连接，所述RX控制逻辑模块的状态端输出与所述TX控制逻辑模块的状态端输入连接，接收所述RX控制逻辑模块状态。

2.如权利要求1中所述的雷达回波处理装置，其特征在于，还包括：时钟管理单元，所述时钟管理单元分别与所述第一FPGA处理单元及第二FPGA处理单元的时钟管理模块及AD转换器、DA转换器连接，所述第一FPGA处理单元的时钟管理模块的输出通过LVDS的时钟通道与所述第二FPGA处理单元的时钟管理模块的输入连接，所述第一FPGA处理单元的时钟管理模块与所述AD转换器连接，所述第二FPGA处理单元的时钟管理模块与所述DA转换器连接。

3.如权利要求1或2中所述的雷达回波处理装置，其特征在于，所述第一FPGA处理单元还包括：输入缓存IDDR及输出缓存ODDR。

4.如权利要求1或2中所述的雷达回波处理装置，其特征在于，所述第一FPGA处理单元还包括：OBUFDS差分输出缓冲器；所述第二FPGA处理单元还包括：IBUFDS差分输入缓冲器，所述OBUFDS与所述串行器的输出连接，所述IBUFDS差分输入缓冲器与所述解串器输入连接。

5.如权利要求1或2中所述的雷达回波处理装置，其特征在于，所述第二FPGA处理单元还包括：IODELAYE延迟器，所述IODELAYE延迟器与所述RX控制逻辑模块连接。

6.如权利要求1或2中所述的LVDS数据传输装置，其特征在于，还包括：实时窗口监测模块及误码滤波模块，所述实时窗口监测模块用于在片间FPGA进行数据传输时能够实时调整数据延迟。