[实用新型]链式SVG多功率单元串联的FPGA控制装置

说明书

技术领域

本实用新型属于电气自动化控制技术领域，具体涉及一种链式SVG多功率单元串联的FPGA控制装置。 

背景技术

随着微电子设计技术与工艺的发展，可编程逻辑器件逐步代替了数字集成电路。而现场可编程门阵列的逻辑器件FPGA的出现，因其超大规模集成、高速、低功耗等优点被应用到了工业领域。链式静止无功发生器SVG中因使用了FPGA 高速、引脚丰富和片内存储容量大而与数字信号处理器DSP配合使用，实现系统的分布式控制方案。这种设计方案的实现，不仅大大降低了硬件电路的体积和成本，同时也在软件开发上增加了灵活性。 

发明内容

本实用新型是基于链式静止无功发生器中，使用FPGA与两片DSP的组合，实现数据、指令交换，信号滤波处理、单极倍频CPS-SPWM载波移相以及脉宽调制PWM编码等。 

为达到上述目的，本实用新型专利的技术方案如下：链式SVG多功率单元串联的FPGA控制装置是，由可编程门阵列的逻辑器件FPGA和数字信号处理器DSP1及DSP2组成的，其特征是：可编程门阵列的逻辑器件FPGA分别与数字信号处理器DSP1及DSP2电信号连接。 

所述的FPGA采用总线接收数据RAM缓存方式，接收36个单元的调制波数据和相应指令，并对这些信号进行滤波、纠错、控制和处理，而后分给三相的控制单元进行载波移相，经载波移相生成的脉宽调制PWM波通过调制编码下发给各个功率单元。 

本发明专利还有这样一些技术特征： 

1、软件编程实现片内双口RAM中数据的双向传输以及其他判断应用。 

2、FPGA中采用逻辑分析仪实时在线数据观测和记录。 

3、PWM编码光纤传输提高信号速度和质量，保证了控制信号传达的可靠性。 

4、控制方法先进、成熟，在链式静止无功发生器设备上应用运行稳定可靠、性能良好。 

附图说明：

图1为链式静止无功发生器系统结构主电路拓扑图； 

图2为FPGA中RAM与DSP1、DSP2芯片的信号连接框图； 

图3为链式静止无功发生装置中FPGA控制方法总体框图。 

具体实施方式

下面结合附图对本实用新型作更详细的说明： 

一种链式SVG多功率单元串联的FPGA控制装置，是由可编程门阵列的逻辑器件FPGA和数字信号处理器DSP1及DSP2组成的，可编程门阵列的逻辑器件FPGA分别与数字信号处理器DSP1及DSP2电信号连接，FPGA采用总线接收数据RAM缓存方式，接收36个单元的调制波数据和相应指令，并对这些信号进行滤波、纠错、控制和处理，而后分给三相的控制单元进行载波移相，经载波移相生成的脉宽调制PWM波通过调制编码下发给各个功率单元。 

1、链式SVG主电路拓扑 

附图1为补偿容量为25kvar的SVG主电路拓扑图，此主电路由12个功率单元组成，每相12个单元串联而成，三相分别经过电抗器并入电网。每个单元采用H桥结构，在FPGA控制中实现三相各个单元输出三电平，每相各单元输出相位不同的电平叠加，使得每相最终输出为多电平，因减少了谐波，在并网后装置补偿效果较好。 

2、链式SVG控制器FPGA控制方法 

⑴．RAM存储数据滤波处理 

附图2为FPGA中RAM与DSP1、DSP2芯片的信号连接的框图，在FPGA中，控制方法分出三块RAM作为与两片DSP数据交换使用，在附图2中详细的描述了FPGA与DSP1、DSP2芯片的信号连接，以及FPGA内部存储DSP数据的RAM信号连接方式。所述的FPGA与DSP1信号连接，主要是16位的数据总线D0~D15、8位的地址总线A0~A7、片选读写信号线XZCS0/XRD/XWE以及控制信号线TZ1~TZ4；所述的FPGA与DSP2信号连接，是16位的数据总线D0~D15、8位的地址总线A0~A7、片选读写信号线XZCS0/XRD/XWE以及控制信号线TZ1~TZ4；在FPGA其内部是通过地址总线A0~A7和数据总线q_out[15..0]和FPGA_in[15..0]传导DSP1发来的输出以及发往DSP1、DSP2的数据，FPGA中RAM根据DSP送来的数据量分配不同的存储空间。