[实用新型]用于高电压操作的具有隔离体的晶体管及半导体管芯

说明书

技术领域

本申请总体涉及互补金属氧化物半导体（CMOS）的晶体管及半导体管芯，具体而言涉及具有隔离体的晶体管及半导体管芯。

背景技术

互补金属氧化物半导体（CMOS）技术广泛应用于现代电子学技术领域以提供控制逻辑。标准CMOS逻辑晶体管通常为低电压器件。另一方面，诸如那些提供功率切换和电压调节的功率晶体管则通常为高电压金属氧化物半导体场效应晶体管（MOSFET），如横向扩散金属氧化物半导体（LDMOS）晶体管。通常，高电压功率晶体管与CMOS逻辑晶体管装配在相同半导体管芯（裸片，die）上。

随着人们对现代电子系统的性能要求越来越严格，影响器件密度和噪声灵敏度的因素也变得越来越重要。此外，在功率应用如电压调节中，在相同半导体管芯上的低电压CMOS晶体管和高电压MOSFET的存在可对作为开关使用的高电压MOSFET提出重大挑战。

实用新型内容

如至少结合一幅图所示的和/或描述的以及如以下更为详尽地陈述的那样，本公开涉及一种用于高电压操作的具有隔离体的晶体管。

本申请的一个方面，提供一种晶体管，包括：

具有第一导电类型的深阱（井，well）注入物（注入，注入体，implant），设置于具有与所述第一导电类型相反的第二导电类型的衬底之上；

所述第一导电类型的源侧阱和漏侧阱，所述源侧阱和所述漏侧阱电耦合至所述深阱注入物；

所述深阱注入物、所述源侧阱和所述漏侧阱将所述晶体管的本体与所述衬底电绝缘。

优选地，根据本申请的晶体管，其中，所述晶体管为LDMOS晶体管。

优选地，根据本申请的晶体管，其中，所述漏侧阱为所述LDMOS晶体管的漏极外延区。

优选地，根据本申请的晶体管，其中，所述漏侧阱包括漏侧隔离体。

优选地，根据本申请的晶体管，还包括源侧隔离体，设置于所述晶体管的源极和所述源侧阱之间，所述源极具有所述第一导电类型。

优选地，根据本申请的晶体管，还包括高掺杂体接触件，具有所述第二导电类型，且设置于所述源侧隔离体和所述源侧阱之间。

优选地，根据本申请的晶体管，其中，所述第一导电类型为N型且所述第二导电类型为P型。

优选地，根据本申请的晶体管，还包括金属栅极，设置于所述晶体管的所述本体上的高-k介电层之上。

优选地，根据本申请的晶体管，还包括多晶硅栅，设置于所述晶体管的所述本体之上的栅氧化层之上。

优选地，根据本申请的晶体管，其中，所述多晶硅栅为轻度掺杂多晶硅栅。

本申请的另一方面，提供一种晶体管，包括：

设置于P型衬底中的深N阱；

电耦合至所述深N阱的源侧N阱和漏侧N阱；

设置于所述漏侧N阱中的漏侧隔离体，所述漏侧隔离体与所述晶体管的栅极基本上齐平（对准，align）；

所述深N阱、所述源侧N阱和所述漏侧N阱将所述晶体管的本体与所述P型衬底电绝缘。

优选地，根据本申请的晶体管，其中，所述晶体管为LDMOS晶体管。

优选地，根据本申请的晶体管，还包括源侧隔离体，设置于所述晶体管的N型源极和所述源侧N阱之间。

优选地，根据本申请的晶体管，还包括高度掺杂P型本体接触件，设置于所述源侧隔离体和所述源侧N阱之间。

本申请的再一方面，提供一种半导体管芯，包括：

高电压晶体管和低电压器件；

所述高电压晶体管包括：

具有第一导电类型的深阱注入物，设置于具有与所述第一导电类型相反的第二导电类型的所述半导体管芯衬底之上；

所述第一导电类型的源侧阱和漏侧阱，所述源侧阱和所述漏侧阱电耦合至所述深阱注入物；

所述深阱注入物、所述源侧阱和所述漏侧阱将所述高电压晶体管的本体与所述半导体管芯的所述衬底电绝缘。

优选地，根据本申请的半导体管芯，其中，对所述高电压晶体管的所述本体进行偏压用以进行高电压操作。

优选地，根据本申请的半导体管芯，其中，所述高电压晶体管为LDMOS晶体管。

优选地，根据本申请的半导体管芯，其中，所述高电压晶体管的所述源侧阱包括源侧隔离体，与所述高电压晶体管的栅极齐平。

优选地，根据本申请的半导体管芯，其中，所述高电压晶体管还包括源侧隔离体，设置于所述高电压晶体管的源极和所述源侧阱之间，所述源极具有所述第一导电类型。