[实用新型]一种半导体器件

说明书

技术领域

本实用新型涉及半导体制造技术领域，尤其涉及一种半导体器件。 

背景技术

高压功率半导体器件，如Trench MOS（沟槽半导体场效应管）、VDMOS（垂直双扩散金属-氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）等，由于其工作频率高、开关速度快、控制效率高等特点，在电力电子领域得到越来越广泛的应用。功率半导体器件最主要的特点之一是其阻断高压的能力。根据应用场合的不同，其击穿电压的范围可以从用于电源的25V以下到用于电力传输和分配的6.5kV以上。 

器件阻断高压的能力主要取决于器件结构中特定PN结deep well（深阱）的反偏击穿电压。在功率半导体器件中，受PN结弯曲或PN结终止处表面非理想因素的影响，反偏击穿电压受限于发生在表面附近或结弯曲处局部区域相对于体内平行平面结提前出现的击穿现象。终端保护结构就是为了减小局部电场、提高表面击穿电压及可靠性、使器件实际击穿电压更接近平行平面结理想值而设计的特殊结构。 

现有技术中的终端结构的设计是在器件边缘设置与主结一起扩散形成的场限环（Field Limiting Ring，简称FLR），其结构如图1所示，包括本体层100、位于本体层100表面内的场截止环101、场限环102、主结103、覆盖在主结103和场限环102表面上的绝缘介质层104、位于本体层100背面的集电极105、覆盖在主结103表面上的电极106。由于主结103与场限环102同时形成，所以二者具有相同的掺杂类型、掺杂浓度及结深。在这种结构中，影响击穿电压大小的参数包括：场限环102的间距、结深、环的宽度及环的个数等，通过选取适当的参数，使得主结与环结的电场强度同时达到临界击穿电场，则可以获 得最高的击穿电压。 

但是，在长期应用过程中发现，现有技术中的场限环终端结构的耐压能力仍不能满足逐渐提高的器件耐压需求。 

实用新型内容

有鉴于此，本实用新型提供了一种半导体器件，以达到降低主结处峰值电场，提高半导体器件耐压性的目的。 

为实现上述目的，本实用新型提供如下技术方案： 

一种半导体器件，包括： 

基底，所述基底包括本体层； 

位于所述本体层表面内的主结和场限环，所述主结的深度大于所述场限环的深度。 

优选的，所述主结和场限环是在不同的光刻步骤中形成的。 

优选的，所述主结的深度比所述场限环的深度大2~10μm。 

优选的，所述主结和场限环的掺杂类型相同。 

优选的，所述主结的掺杂浓度大于、小于或等于场限环的掺杂浓度。 

优选的，所述场限环掺杂类型与本体层的掺杂类型相反。 

优选的，以上任一优选方案所述的半导体器件还包括，位于所述半导体器件边缘的场截止环，所述场限环位于所述半导体器件的主结和所述场截止环之间。 

优选的，以上所述的半导体器件还包括：覆盖在所述场限环表面和主结表面上的绝缘介质层；覆盖在所述场限环表面和绝缘介质层表面上的场板，所述场板与所述场限环电性相连；覆盖在所述主结表面上的电极，所述电极与所述主结电性相连。 

优选的，所述场板的材料为金属或多晶硅。 

优选的，以上所述的半导体器件还包括，位于所述本体层背面的集电极。 

与现有技术相比，上述技术方案具有以下优点： 

现有技术中，由于PN结的底部是一个平面（以下将该平面称为平面结），侧面近似为1/4圆柱曲面（以下将该圆柱曲面简称为柱面结），而柱面结会引起电场的集中，使得柱面结的电场比平面结的电场强度大，导致击穿比较容易发生在柱面结区域，即柱面结区域为主结最薄弱区域。 

本实用新型提供的半导体器件通过在不同的光刻步骤下，先后形成主结和场限环，并使主结结深大于场限环结深，从而使主结处柱面结的边缘曲率较现有技术中减小，更接近平面结，这也就使柱面结处的能够承受的电场强度变大，进而使主结处所能承受的电场强度增大，也就是说本实用新型的技术方案降低了主结处的峰值电场，最终提高了器件的耐压性。 

并且，现有技术中，由于在绝缘介质层中，一般含有一定数量的正电荷，当终端承受反向耐压时，绝缘介质层中电场的方向从场截止环指向主结，所以介质层中的正电荷会向靠近主结的位置集中，使主结处的电场强度较场限环处的大，导致击穿比较容易发生在主结区域，即主结区域为氧化层电荷的敏感区域。