[实用新型]栅极驱动电路、阵列基板和显示装置

说明书

技术领域

本实用新型涉及显示领域，尤其涉及一种栅极驱动电路、阵列基板和显示装置。

背景技术

阵列基板行驱动(Gate Driver on Array，GOA)技术，是直接将栅极驱动电路(Gate driver ICs)集成在阵列基板上，来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。

图1为针对显示装置的双边奇偶交错驱动的GOA示意图，包括左右两组级联的移位寄存器，图2为移位寄存器工作的控制时序信号，图3为移位寄存器的电路设计，其中的下拉控制信号可以接直流，也可以接交流。左、右侧电路的工作原理相同，以图1左边的(奇数行)电路为例，上一奇数行的输出接入当前奇数行移位寄存器的输入(INPUT)端，下一奇数行的输出接入当前奇数行移位寄存器的复位(RESET)端。基本工作原理为：INPUT端信号为高时，第一晶体管M1开启对PU节点充电，当时钟控制信号(对于第一行、第五行、第九行...为第一时钟控制信号CLK1，对于第三行、第七行、第十一行...为第三时钟控制信号CLK3)为高时，第三晶体管M3导通OUTPUT端输出高电平的脉冲，同时电容C1的栅压自举(Bootstrapping)作用将PU节点的电压进一步拉高；之后RESET端为高电位，将第二晶体管M2和第四晶体管M4打开，使PU节点和OUTPUT端放电；然后通过下拉控制信号来控制PD节点的充电，对PU节点和OUTPUT端进行放电，保证了在该行非工作时间内将噪声(Noise)拉低。

当下拉控制信号选择直流信号时，PD节点可以一直充电，保证了PU节点和OUTPUT节点的噪声一旦出现可以立刻被拉低。但是同时带来的问题是，PD节点控制的下拉单元中的薄膜晶体管(TFT)，处于几乎100％占空比(Duty Cycle)的工作状态，TFT的寿命大大降低，严重影响GOA电路的长期可信赖性和稳定性；当下拉控制信号选择交流(一般为时钟控制信号)时，可有效提高下拉单元中TFT的寿命，但是由于PD节点是由交流信号控制的，存在电平为低的状态，这时因PD节点为低，PU节点和OUTPUT端出现噪声时不能及时被拉低，容易发生显示异常，尤其是高温时输出的噪声更高。

实用新型内容

本实用新型所要解决的技术问题在于提供一种栅极驱动电路、阵列基板和显示装置，可保证出现噪声时及时拉低，从而提升显示装置的画面品质以及可靠性。

一方面，本发明提供一种栅极驱动电路，包括多个级联的移位寄存器，

所述移位寄存器的输出端还与两个薄膜晶体管相连，其中，两个所述薄膜晶体管的源极均与所述移位寄存器的输出端相连，其漏极均与低压信号线VSS相连，其栅极分别连接到不同的控制线，以保证在所述移动寄存器的输出低电平的时间内至少有一个所述薄膜晶体管导通。

具体地，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的输出端均和与其相邻下一个移位寄存器的输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的输出端与第二个移位寄存器的输入端连接，最后一个移位寄存器的输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；

第一个移位寄存器的输入端输入帧起始信号；

第奇数个移位寄存器的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入第一时钟信号；

每个移位寄存器的低电压信号输入端输入低电压信号。

优选地，所述级联的移位寄存器，分为两组，其中，

第一组级联的移位寄存器，其中的每一级移位寄存器与一奇数行栅线相连，

第二组级联的移位寄存器，其中的每一级移位寄存器与一偶数行栅线相连；

所述控制线包括：

分别与第一组中相邻两级的移位寄存器相连的第一控制线和第三控制线，

分别与第二组中相邻两级的移位寄存器相连的第二控制线和第四控制线；