[实用新型]DRAM阵列

说明书

技术领域

本实用新型涉及动态随机存取存储器（DRAM）单元。 

背景技术

集成电路晶体管经常与氧化物区域彼此隔离。用于形成这些区域的两种常用技术是：（i）使用氮化硅层中的开口的硅的局部氧化（LOCOS），和（ii）其中浅沟槽被氧化物填充的浅沟槽隔离（STI）。两种常用技术都不容易进行尺寸缩放，并且要求仔细布置以实现具有8F²或更小面积的DRAM单元。 

美国专利6545904描述了由隔离晶体管和STI的组合而获得隔离的6F²DRAM单元。隔离晶体管中的栅极氧化物比在提供更大隔离的DRAM存取晶体管中使用的氧化物厚。 

用于n沟道存取晶体管和隔离晶体管的P+多晶硅栅极被提出作为获得6F²DRAM单元的另一种方法。参见Electronic Devices Meeting,2001,IEDM Technical Digest International第395页开始的由Hiroshi Kiuirai等人撰写的“Data Retention Time in DRAM with WSix/P+ply-Si Gate NMOS Cell Transistors”。在1996Symposium on VLSI Technology Digest of Technical  Papers第22页开始的由Masami Aoki等人撰写的“Fully Self-Aligned6F²Cell Technology for Low Cost1Gb DRAW”中描述了在使用LOCOS和隔离晶体管的位线过电容器（overcapacitor）单元中的用于6F²DRAM单元的另一种技术。 

实用新型内容

集成电路晶体管经常以氧化物区域彼此隔离。用于形成这些区域的两种常用技术是：（i）使用氮化硅层中的开口的硅的局部氧化（LOCOS），和（ii）其中浅沟槽被氧化物填充的浅沟槽隔离（STI）。两种常用技术都 不容易进行尺寸缩放，并且要求仔细布置以实现具有8F²或更小面积的DRAM单元。 

上述问题通过本公开内容中所讨论的实施例而得以解决。在本实用新型的一个实施例中，一种DRAM阵列包括：一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定了沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部，每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与邻近单元对中的存取晶体管的其它源极/漏极区域分隔开；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及虚设字线，所述虚设字线大体上垂直于所述位线而延伸，每条虚设字线在所述公共沟道区域中的一个之上延伸，所述虚设字线包括具有有利于p沟道器件的功函数的材料。 

在本实用新型的另一实施例中，一种DRAM阵列包括：一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及其中所述存取晶体管的所述沟道区域与它们的源极/漏极区域成角度。 

在本实用新型的另一实施例在，一种DRAM阵列包括：一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及其中当所述存取字线被取消选择时，所述字线保持在相对于衬底电势的负电势。 

本实用新型的实施例减小了单元对的水平尺寸并且更容易地对与单元 对的上覆位线（例如，图1中的位线18）的单个接触部（例如，图1中的接触部28）有利，其中通过使用公共位线接触部而使单元成对并且单元具有等于6F²的面积。