[实用新型]高带宽低压差线性稳压源及系统级芯片

说明书

技术领域

本实用新型属于微电子领域，特别涉及模拟/数模混合信号处理芯片中的功能电路结构设计，尤其涉及需要高带宽、低负载调整率、输出端可加较大容性负载、集成于系统级芯片内部的低压差线性稳压源。

背景技术

随着设计与制造技术的发展，集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP的集成，即SOC(System On Chip，系统级芯片)设计技术。SOC中通常采用内部供电模式，通过芯片内部的低压差线性稳压源(LDO)供电，由此保证电源电压恒定和实现有源噪声滤波。

参见图1，示出低压线性稳压源的基本电路，由串联调整管VT、取样电阻R1和R2、比较放大器A等元件组成。取样电压加在比较器的正相输入端，与加在负相输入端的基准电压Uin相比较，两者的差值经放大器放大后，控制串联调整管VT的压降，从而稳定输出电压。当输出电压Uout降低时，基准电压与取样电压的差值增加，比较放大器输出的驱动电流增加，串联调整管压降减小，从而使输出电压升高。相反，若输出电压Uout超过所需要的设定值，比较放大器输出的前驱动电流减小，从而使输出电压降低。供电过程中，输出电压校正连续进行，调整时间只受比较放大器和输出晶体管回路反应速度的限制。

一般地，现有低压差线性稳压源由误差放大器、补偿网络、功率管、分压电阻网络形成的负反馈环路组成。由于误差运算放大器自身的带宽限制和负反馈环路的稳定性要求，通常将环路带宽减小，一般情况情况下仅有100KHz左右。环路带宽的减小严重影响了负载调整率的性能。对于SOC而言，其通常采用内部供电模式，通过芯片内部的低压差线性稳压源供电，较差的负载调整率会造成输出电压毛刺过多，最终影响内部电路的电源电压抑制比以及噪声性能。显然，现有的低压差线性稳压源结构很难满足高性能SOC内部供电的要求。

实用新型内容

针对现有技术的不足，本实用新型的目的在于提供一种高带宽低压差线性稳压源及系统级芯片，可有效拓宽稳压源环路带宽，使其负反馈环路稳定的同时，满足低负载调整率的要求。

为解决以上技术问题，本实用新型提供的技术方案是：一种高带宽低压差线性稳压源，包括误差放大电路及功率级输出电路，所述功率级输出电路的输出端负反馈接至所述误差放大电路的正相输入端，所述误差放大电路的负相输入端接入基准电压；还包括拓增带宽电路，所述拓增带宽电路的输入端连接所述误差放大电路的输出端，所述拓增带宽电路的输出端连接所述功率级输出电路的输入端，用以作为第二级非反相放大器而增加整个负反馈环路的带宽。

较优地，所述拓增带宽电路中设置有镜像恒流源，用以使流经所述拓增带宽电路中的电流保持恒定。

较优地，所述拓增带宽电路包括第一恒流源(IB_1)、第二恒流源(IB_2)、第一晶体管(M1)、第二晶体管(M2)及第一电阻(R1)，其中：所述第一恒流源(IB_1)的一端接外部电源正端，另一端接所述第二晶体管(M2)的漏极，且所述第二晶体管(M2)的漏极与所述第一晶体管(M2)的栅极连接；所述第二恒流源(IB_1)的一端接地，另一端接所述第一晶体管(M1)的漏极，且所述第一晶体管(M1)的漏极与所述功率级输出电路的输入端连接；所述第一晶体管(M1)的栅极通过所述第一电阻(R1)与所述第一晶体管(M1)的漏极连接，所述第一晶体管(M1)的源极接电源正端；所述第二晶体管(M1)的栅极连接所述误差放大电路的输出端，所述第二晶体管(M1)的源极接地。

较优地，所述第一晶体管(M1)和所述第二晶体管(M2)均为增强型CMOS管，所述第一电阻(R1)为低温差电阻。

较优地，所述误差放大电路为一二级运算放大器(VBG)。

较优地，所述功率级输出电路包括P型功率晶体管(MP)、分压网络及外部补偿用的第一电容(Cout)，其中：所述P型功率晶体管(MP)的栅极接所述拓增带宽电路的输出端，源极接外部电源正端，漏极接至稳压输出端并通过所述分压网络接地；所述第一电容(Cout)接于所述P型功率晶体管(MP)的漏极和地之间，用以对输出电压稳压滤波。

较优地，所述分压网络包括第二电阻(R2)、第三电阻(R3)及第二电容(C2)，其中：所述第二电阻(R2)和所述第三电阻(R3)串接于所述P型功率晶体管(MP)的漏极和地之间；所述第二电容(C2)与所述第二电阻(R2)并接；所述误差放大电路的正相输入端接于所述第二电阻(R2)和所述第三电阻(R3)的连接节点上，实现负反馈连接。

较优地，所述稳压输出端设有压焊点(PAD)。