[实用新型]一种SPRAM全双工通信控制电路

说明书

技术领域

本实用新型涉及控制电路领域，更具体的说涉及一种SPRAM全双工通信控制电路，其组配在SPRAM读写控制电路和SPRAM本体之间，从而达到对SPRAM本体的全双工使用。

背景技术

采用SRAM作为存储器件的LED阵列扫描驱动芯片，在正常工作时芯片内部需要不断地周期性地从SRAM中连续读取数据，从而用于正确地驱动LED显示。同时，主控器件为了控制LED阵列显示，需要使用I2C串行通信方式不断地向SRAM中写数据，由此读操作和写操作可能同时对SRAM发起。

SPRAM（Single Port SRAM，简称SPRAM）内核单元电路由6个MOS管组成，SPRAM单元组成的存储器只有一组地址总线和一组数据总线，即读和写操作地址总线共用一组地址总线，读和写数据则共用一组数据总线；即SPRAM本体只能进行半双工通信，故使得SPRAM基于其本身结构的限制而无法被使用在全双工通信的环境中。

DPRAM（Duel Port RAM，简称DPRAM）内核单元电路由8个MOS管组成，DPRAM单元组成的存储器包含读地址总线、写地址总线、写数据总线以及读数据总线，但是其版图面积几乎是SPRAM的两倍，从而相同存储数据量的DPRAM电路几乎是SPRAM电路版图面积的2倍。所以，在需要实现对存储器全双工通信的电路环境中，使用DPRAM代替SPRAM，大大的增加了存储器占有的版图面积，从而大大增加了这一部分的芯片成本。

有鉴于此，本发明人针对现有存储器中存在的上述缺陷深入研究，遂有本案产生。

实用新型内容

本实用新型的目的在于提供一种SPRAM全双工通信控制电路，其连接在SPRAM读写控制电路和SPRAM本体之间，以让SPRAM本体实现全双工通信，并解决现有技术中全双工通信存储器存在占据版图面积大的问题。

为了达成上述目的，本实用新型的解决方案是：

一种SPRAM全双工通信控制电路，其中，包括：

读写冲突记忆电路，连接有读命令输入端和写命令输入端，具有用于记录在读操作过程中写命令的第一锁存器以及与第一锁存器相连并在读命令结束时输出控制指令的第二锁存器；

写命令控制电路，具有第三锁存器，该第三锁存器的复位端与读命令输入端相连，时钟端则与写命令输入端以及第二锁存器的输出端相连并接收控制指令，输出端则连接有写命令输出端；

写操作缓冲存储器，具有数据缓冲存储器和地址缓冲存储器，该数据缓冲存储器的输入端连接有写数据输入端，输出端则连接有写数据输出端；该地址缓冲存储器的输入端连接有写地址输入端；

地址选择电路，两输入端分别连接有读地址输入端和地址缓冲存储器的输出端，输出端则连接有地址输出端，控制端则与读命令输入端相连。

进一步，该写命令控制电路还具有延时复位计数器，该延时复位计数器的时钟端与读写时钟端和写命令输出端或者数据缓冲存储器的使用数量输出端做相与逻辑后的输出端相连，该延时复位计数器的输出端则通过一个与门后，再通过一个延时器后的信号控制第三锁存器的复位端以及延时复位计数器的复位端。

进一步，该地址选择电路的正输入端与读地址输入端相连，负输入端则与地址缓冲器的输出端相连。

进一步，该数据缓冲存储器和地址缓冲存储器均采用多字节存储的先进先出存储器。

采用上述结构后，本实用新型涉及的一种SPRAM全双工通信控制电路，当SPRAM读写控制电路同时发出读命令和写命令时，该读命令会直接到达SPRAM本体，该读地址亦通过地址选择电路后通过地址输出端而到达SPRAM本体，从而保证读命令的优先进行；该写命令则会被记录在第一锁存器中，写数据以及写地址则分别通过数据缓冲存储器和地址缓冲存储器而被存储起来，一旦第二锁存器检测到读命令结束后，则会立即通知第三锁存器，并由写命令输出端向SPRAM本体发出写命令。另外，本实用新型当写命令在读命令的空闲时间产生时，由于该写命令输入端直接与第三锁存器的时钟端相连，故亦会由写命令输出端向SPRAM本体发出写命令。由此，与现有技术相比，本实用新型能让SPRAM本体实现全双工，并且由于本实用新型涉及的SPRAM全双工通信控制电路相较于DPRAM本体增加的体积来说较小，故具有节约芯片版图面积，进而节约芯片成本的功效。

附图说明

图1为本实用新型涉及一种SPRAM全双工通信控制电路连接在SPRAM读写控制电路以及SPRAM本体之间时的示意图；

图2为本实用新型涉及一种SPRAM全双工通信控制电路第一实施例的具体电路图；