[发明专利]集成电路总线控制器及集成电路总线操作的处理方法

说明书

技术领域

本发明涉及集成电路总线技术领域，特别是涉及集成电路总线控制器及集成电路总线操作的处理方法。

背景技术

集成电路总线（IIC，Inter-Integrated Circuit）是一种多主多从的总线，它可以连接多个作为主设备的CPU，同时连接多个作为从设备的其他外部设备，如：电源管理芯片、实时时钟芯片、触摸屏等。

IIC采用数据(SDA)和时钟(SCL)两根线通过IIC控制器来完成数据的传输及外部设备的扩展。如图1所示，IIC主设备001通过SDA和SCL连接IIC从设备002、003和004。SDA和SCL都是双向线路，分别通过上拉电阻R1和R2到电源电压VCC以保证当IIC总线空闲时，SDA和SCL为高电平。当有IIC操作到达时，IIC总线处于被占用状态，SDA和SCL为低电平。IIC主设备001包括CPU001a和IIC控制器001b。IIC总线在任何一个时刻，仅能被一个IIC操作占用。因此，当有多个IIC操作到达时，将导致这多个IIC操作对IIC总线的竞争。

现有技术下，CPU将等待处理的操作暂时存储在寄存器中。然而，大量操作在CPU中等待执行将使CPU的可用存储空间变小，导致CPU负载加重，进一步也使得CPU的运行速度受到影响。

发明内容

为解决上述技术问题，本发明实施例提供了集成电路总线控制器及集成电路总线操作的处理方法，以增大CPU的可用存储空间，减小CPU的负载，技术方案如下：

一种集成电路总线IIC控制器，与CPU和IIC外部设备相连接，包括：控制存储器、写存储器、读存储器、时钟生成器和数据收发单元，

其中，所述控制存储器分别与所述CPU和所述时钟生成器连接，存储所述CPU发出的控制操作，所述时钟生成器用于生成所述IIC控制器所需的时钟信号；

所述写存储器和所述CPU连接，存储所述CPU需写入所述IIC外部设备的数据；

所述读存储器和所述CPU连接，存储所述IIC外部设备返回的数据；

所述数据收发单元与所述写存储器、所述读存储器、所述控制存储器连接，根据所述控制存储器中的控制操作控制所述所述写存储器、所述读存储器与所述IIC外部设备之间的数据传输，并对所述IIC外部设备返回的数据进行串行数据到并行数据的转换，或对所述CPU写入所述IIC外部设备的数据进行并行数据到串行数据的转换。

优选的，还包括：仲裁器，所述控制存储器通过所述仲裁器与所述时钟生成器连接，所述控制存储器、所述读存储器和所述写存储器通过所述仲裁器与所述数据收发单元连接，所述仲裁器根据第一执行顺序选择所述控制存储器中的控制操作进行执行处理。

优选的，与所述控制器相连接的所述CPU为多个，一个控制存储器、一个写存储器和一个读存储器组成存储器组，每一个所述存储器组均与一个所述CPU相对应，并与所述CPU连接。

一种集成电路总线IIC操作的处理方法，应用于上述的控制器中，所述方法包括：

按照预设的第一执行顺序选取所述CPU所对应的控制存储器中的控制操作进行执行处理。

优选的，当所述CPU的数量为一个时，所述第一执行顺序为按照所述控制存储器中的控制操作的写入顺序选取控制存储器中的控制操作进行执行处理。

优选的，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为一个时，所述第一执行顺序为按照所述控制存储器中的控制操作的优先级选取控制存储器中的控制操作进行执行处理。

优选的，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为多个时，所述第一执行顺序为依次选取各CPU所对应的控制存储器中的一个控制操作进行执行处理。

优选的，在所述控制器还包括仲裁器的情况下，所述第一执行顺序为依次选取各CPU所对应的控制存储器为待执行存储器，对所述待执行存储器中的写入时间最早的一个控制操作进行执行处理。

优选的，在所述控制器还包括仲裁器的情况下，所述第一执行顺序为依次选取各CPU所对应的控制存储器为待执行存储器，对所述待执行存储器中的优先级最高的一个控制操作进行执行处理。

优选的，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为多个时，所述第一执行顺序为按照所述多个CPU所对应的所述控制存储器中的全部控制操作的优先级选取全部控制操作中优先级最高的控制操作进行执行处理。