[发明专利]集成电路总线控制器及集成电路总线操作的处理方法

权利要求书

1.一种集成电路总线IIC控制器，与CPU和IIC外部设备相连接，其特征在于，包括：控制存储器、写存储器、读存储器、时钟生成器和数据收发单元，

其中，所述控制存储器分别与所述CPU和所述时钟生成器连接，存储所述CPU发出的控制操作，所述时钟生成器用于生成所述IIC控制器所需的时钟信号；

所述写存储器和所述CPU连接，存储所述CPU需写入所述IIC外部设备的数据；

所述读存储器和所述CPU连接，存储所述IIC外部设备返回的数据；

所述数据收发单元与所述写存储器、所述读存储器、所述控制存储器连接，根据所述控制存储器中的控制操作控制所述所述写存储器、所述读存储器与所述IIC外部设备之间的数据传输，并对所述IIC外部设备返回的数据进行串行数据到并行数据的转换，对所述CPU写入所述IIC外部设备的数据进行并行数据到串行数据的转换。

2.根据权利要求1所述的控制器，其特征在于，还包括：仲裁器，所述控制存储器通过所述仲裁器与所述时钟生成器连接，所述控制存储器、所述读存储器和所述写存储器通过所述仲裁器与所述数据收发单元连接，所述仲裁器根据第一执行顺序选择所述控制存储器中的控制操作进行执行处理。

3.根据权利要求1或2所述的控制器，其特征在于，与所述控制器相连接的所述CPU为多个，一个控制存储器、一个写存储器和一个读存储器组成存储器组，每一个所述存储器组均与一个所述CPU相对应，并与所述CPU连接。

4.一种集成电路总线IIC操作的处理方法，其特征在于，应用于权利要求1至3所述的控制器中，所述方法包括：

按照预设的第一执行顺序选取所述CPU所对应的控制存储器中的控制操作进行执行处理。

5.根据权利要求4所述的方法，其特征在于，当所述CPU的数量为一个时，所述第一执行顺序为按照所述控制存储器中的控制操作的写入顺序选取控制存储器中的控制操作进行执行处理。

6.根据权利要求4所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为一个时，所述第一执行顺序为按照所述控制存储器中的控制操作的优先级选取控制存储器中的控制操作进行执行处理。

7.根据权利要求4所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为多个时，所述第一执行顺序为依次选取各CPU所对应的控制存储器中的一个控制操作进行执行处理。

8.根据权利要求7所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，所述第一执行顺序为依次选取各CPU所对应的控制存储器为待执行存储器，对所述待执行存储器中的写入时间最早的一个控制操作进行执行处理。

9.根据权利要求7所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，所述第一执行顺序为依次选取各CPU所对应的控制存储器为待执行存储器，对所述待执行存储器中的优先级最高的一个控制操作进行执行处理。

10.根据权利要求4所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为多个时，所述第一执行顺序为按照所述多个CPU所对应的所述控制存储器中的全部控制操作的优先级选取全部控制操作中优先级最高的控制操作进行执行处理。

11.根据权利要求4所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为多个时，所述第一执行顺序为按照所述多个CPU的优先级选取控制存储器为待执行存储器，选取所述待执行存储器中的控制操作进行执行处理。

12.根据权利要求11所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当CPU所对应的所述控制存储器中的控制操作的数量不低于第一阈值时，提高该CPU的优先级。

13.根据权利要求11或12所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当CPU所对应的所述控制存储器中的控制操作的数量低于第一阈值时，降低该CPU的优先级。

14.根据权利要求4所述的方法，其特征在于，在所述控制器还包括仲裁器的情况下，当所述CPU的数量为多个时，所述第一执行顺序为按照所述多个CPU所对应的所述控制存储器中的控制操作的数量选取控制存储器为待执行存储器，选取待执行存储器中的控制操作进行执行处理。