[发明专利]字线电压偏置电路

说明书

技术领域

本发明涉及一种字线电压偏置电路，特别是涉及一种存储器内的字线电压偏置电路。

背景技术

图1为现有技术中一种字线偏置电路的电路示意图。如图1所示，现有技术的字线偏置电路包括PMOS管P1/P2、NMOS管N1/N2/N3/N4以及缓冲器B1/B2，于现有技术的存储器内，缓冲器B1输出的字线电压控制信号ENb连接于驱动管P0及NMOS管N0的栅极，驱动管P0源极接行译码电路XPZ，漏极接字线WL并与NMOS管N0漏极相连，NMOS管N0的源极接地，缓冲器B2输出的字线电压控制信号EN接NMOS管N6栅极，NMOS管N6漏极接行译码电路XPZ，源极接于字线WL。

当进行读操作时，SEL＝“1”，SELb＝“0”，则NMOS管N3导通，缓冲器B1之输入，即N3之漏极接到地，缓冲器B1输出的字线电压控制信号ENb为低，而N3导通接地使PMOS管P2之栅极接地，则PMOS管P2导通，NMOS管N2栅极接地则N2截止，从而P2和N2的漏极因P2导通和N2截止为高电平，同时SEL＝“0”使NMOS管N4截止，则缓冲器B2输出EN为高，同时，P2和N2栅极的高电平送到P1/N1之栅极使得P1截止，N1导通，从而进一步保证缓冲器B1输出的字线电压控制信号ENb为低。

然而，由于N1/N2/N3/N4的源极接地，则于读操作时缓冲器B1输出的字线电压控制信号ENb为“0”，由于驱动管P0是靠栅极低压导通，控制其导通的字线电压控制信号ENb低则容易导通，而字线电压控制信号ENb仅为“0”则导致驱动管P0驱动能力小，管子大，芯片面积大。

发明内容

为克服上述现有技术的闪存存在的由于字线电压控制信号不够低导致的驱动管驱动能力小、管子大及芯片面积大的问题，本发明的主要目的在于提供一种字线电压偏置电路，其通过将字线电压控制信号产生电路的电源负端接一负压产生电路，使得读操作时字线电压控制信号产生电路产生一负压的字线电压控制信号，以更好的驱动驱动管，减小管子尺寸及芯片面积。

为达上述及其它目的，本发明一种字线电压偏置电路，至少包括：

字线电压控制信号产生电路，用于产生连接驱动管的第一字线电压控制信号及第二字线电压控制信号，其电源负端接负压产生电路，以于读控制信号控制存储器读操作时，该字线电压控制信号产生电路产生的负压的该第一字线电压控制信号；以及

负压产生电路，连接于该字线电压控制信号产生电路，以于读操作时提供负压至该第一字线电压控制信号。

进一步地，该字线电压控制信号产生电路包括包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一缓冲器及第二缓冲器，其中该第一NMOS管、该第二NMOS管、该第三NMOS管、该第四NMOS管源极及该第一缓冲器均接于该负压产生电路，该第三NMOS管栅极接第一读控制信号，漏极接该第一缓冲器输入端，该第一缓冲器输出端输出该第一字线电压控制信号，该第四NMOS管栅极接第二读控制信号，漏极接该第二缓冲器输入端，该第二缓冲器输出端输出该第二字线电压控制信号，该第一PMOS管及该第二PMOS管漏极接电源正端，该第一PMOS管栅极与该第一NMOS管栅极互连，并与该第二PMOS管漏极、栅极连接，该第一PMOS管漏极与该第一NMOS管漏极相连并接于该第一缓冲器输入端，该第二PMOS管栅极与该第二NMOS管栅极互连，并接于该第一缓冲器输入端，该第二PMOS管漏极与该第二NMOS管漏极相连并接于该第二PMOS管栅极及该第二缓冲器输入端。

进一步地，该负压产生电路包括电荷泵、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及比较器，该电荷泵输出端接于该字线电压控制信号产生电路，并接于该第四PMOS管漏极，该第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管的栅极与漏极接在一起，衬底和源极接在一起，形成有源电阻，该第三PMOS管与该第五PMOS管源极接电源电压，该第六PMOS管漏极接地，该该第三PMOS管的源极与该第四PMOS管漏极相接，其中点被接至该比较器之正端，该第五PMOS管的漏极与该第六PMOS管的源极相接，其中点被接至该比较器的负端，该比较器输出端输出反馈信号至该电荷泵。

进一步地，设定该第三PMOS管、该第四PMOS管、该第五PMOS管P4及该第六PMOS管的宽长比，使该电荷泵输出稳定的负压。

进一步地，设定该第三PMOS管、该第四PMOS管、该第五PMOS管P4及该第六PMOS管的宽长比，使该电荷泵输出稳定在-0.1～0.3V。