[发明专利]以太网低延迟的MAC/PCS架构及其实现方法

说明书

技术领域

本发明涉及以太网领域，尤其涉及一种以太网低延迟的MAC/PCS架构及其实现方法。

背景技术

随着以太网技术的发展，为了适应不同速率数据传输的需要，IEEE802.3定义多种接口，比如，XGMII（10G介质无关接口）、XLGMII（40G介质无关接口）、CGMII（100G介质无关接口）等，从而不同厂商所提供的MAC（媒介访问控制器）与PCS（物理编码层）模块间均能够实现协同工作。目前在通用的10G/40G/100G以太网MAC/PCS设计中，按照IEEE802.3中所定义的架构，单独设计MAC与PCS层，同时采用标准的XGMII/XLGMII/CGMII接口来连接以上两个功能模块。

图1是现有技术中10G/40G/100G的MAC/PCS的数据传输方式示意图，其中，在接收方向，包含了两个跨时钟域的处理：一个为serdes接收时钟域到XGMII/XLGMII/CGMII接口时钟域；另一个为XGMII/XLGMII/CGMII接口时钟域到用户时钟域；而在发送方向，同样包括了两个跨时钟域处理：一个为用户时钟域到XGMII/XLGMII/CGMII接口时钟域；另一个为从XGMII/XLGMII/CGMII接口时钟域到serdes发送时钟域。其中，无论是接收方向还是发送方向，由于两个不同时钟域之间可能存在一定的误差，在serdes时钟域与XGMII/XLGMII/CGMII接口时钟域间需要插入一个弹性缓冲器（elastic FIFO）来完成时钟补偿，然而，此种方式不可避免的会增加报文在MAC/PCS中传输延迟。

发明内容

本发明所需解决的问题在于提供一种以太网低延迟的MAC/PCS架构，以降低网络报文在MAC/PCS中的传输延迟。

相应地，本发明还提供一种以太网低延迟的MAC/PCS架构的实现方法。

为解决上述问题，本发明的技术方案如下：

一种以太网低延迟的MAC/PCS架构的实现方法，其中，该架构的数据传输包括发送方向及接收方向，该实现方法包括如下步骤：

定义一串并转换时钟域及一用户时钟域；

在数据发送方向上进行由所述用户时钟域到所述串并转换时钟域的跨时钟域处理；在数据接收方向上进行由所述串并转换时钟域到所述用户时钟域的跨时钟域处理。

作为本发明的进一步改进，在数据发送方向上，“跨时钟域处理”具体包括：

在所述用户时钟域内，对数据进行封装、编码后发送至变速模块，再将数据存储于第一异步FIFO中，之后跳转到所述串并转换时钟域；

在所述串并转换时钟域内，周期性从所述第一异步FIFO内提取数据并发送出去；

在数据接收方向上，“跨时钟域处理”具体包括：

在所述串并转换时钟域内，将经串行并行编解码器恢复出的数据发送至变速模块，再将数据存储于第二异步FIFO中，之后跳转到所述用户时钟域；

在所述用户时钟域内，从所述第二异步FIFO中提取数据，并对数据进行解码操作。

作为本发明的进一步改进，所述方法还包括：所述编码操作、解码操作、及封装操作在同一模块中进行。

作为本发明的进一步改进，所述用户时钟域的数据提取速率比所述串并转换时钟域的数据提取速率快。

相应地，本发明的以太网低延迟的MAC/PCS架构，该架构工作于一串并转换时钟域及一用户时钟域，该架构包括：

第一跨时钟处理单元，其用于在数据发送方向上进行由所述用户时钟域到所述串并转换时钟域的跨时钟域处理；

第二跨时钟处理单元，其用于在数据接收方向上进行由所述串并转换时钟域到所述用户时钟域的跨时钟域处理。

作为本发明的进一步改进，所述第一跨时钟域处理单元具体包括串行并行编解码器、变速模块、第一异步FIFO、加扰器及物理层编码模块，其中，在所述用户时钟域内，来自上层逻辑的数据在所述物理层编码模块中进行封装并编码，将编码后的数据发送至变速模块，再通过加扰器对数据加串扰，之后将数据存储于第一异步FIFO中；在所述串并转换时钟域内，周期性从所述第一异步FIFO内提取数据并发送出去；

所述第二跨时钟域处理单元具体包括串行并行编解码器、变速模块、第二异步FIFO、解扰器及物理层编码模块，其中，在所述串并转换时钟域内，将经串行并行编解码器恢复出的数据发送至变速模块，再将数据存储于第二异步FIFO中；在所述用户时钟域内，从所述第二异步FIFO中提取数据，通过解扰器将数据解串扰，并通过所述物理层编码模块对数据进行解码操作。