[发明专利]测试电路、存储器系统以及存储器系统的测试方法

说明书

相关申请的交叉引用

本申请要求2012年3月15日提交的申请号为10-2012-0026508的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及测试电路、存储器系统以及存储器系统的测试方法。

背景技术

随着半导体芯片尺寸的减小，对减小半导体芯片或半导体封装尺寸的技术要求增加。减小半导体芯片或半导体封装尺寸的技术通常包括将若干单独的半导体器件集成到一个半导体芯片中的片上系统（下文中称作SOC）技术，以及将若干半导体芯片封装到一个半导体封装中的系统封装（下文中称作SIP）技术。上述技术也可以在制造存储器芯片或存储器封装时使用。

为了对存储器芯片或存储器封装包括的多个存储器电路进行有效地测试，近来提出了如下方法，即在利用SOC或SIP技术制造存储器芯片或存储器封装时，连同多个存储器电路一起，将用于测试所述多个存储器电路的内建自测试（BIST）电路（下文中称作测试电路）包括在存储器芯片或存储器封装中。

在存储器芯片或存储器封装包括测试电路的情况下，不需要与存储器芯片或存储器封装外部地连接的测试设备，以及不需要用于将存储器电路与存储器芯片或存储器封装耦接的大量端口，并且可以快速地测试存储器芯片或存储器封装，因为用于测试存储器电路的测试算法在存储器芯片或存储器封装中就可以实施。

图1示出已知的包括测试电路的存储器系统（示出了包括不同类或同类存储器电路的存储器芯片或存储器封装）。

如图1所示，存储器系统包括：具有不同容量的第一至第三存储器电路110、120和130，用于测试第一至第三存储器电路110、120和130的测试电路140，以及用于在存储器系统包括的不同元件之间传送信号的总线BUS。在下文中，假设第一至第三存储器电路110、120、130是不同类或同类的。然而，它们具有不同密度和不同存储容量。第一存储器电路110具有最低存储容量，而第三存储器电路130具有最高存储容量。

以下参照图1来描述已知的存储器系统。

当开始测试时，测试电路140测试第一至第三存储器电路110、120、130。例如，当测试第一存储器电路110时，测试电路140将用于测试的命令（包括读取命令和写入命令）、地址、以及具有测试模式的数据（下文中称作测试执行信息）经由总线BUS提供给第一存储器电路110。测试电路140经由总线BUS接收并分析第一存储器电路110的输出，并且基于分析的结果来产生指示第一存储器电路110中是否出现故障以及指示故障地址的信息（下文中称作测试结果信息）。这里，测试电路140可以利用在嵌入于测试电路140的存储单元（图1中未示出）（下文中称作嵌入存储单元）中储存的测试执行信息来执行测试，以及将测试结果信息储存在所述嵌入存储单元中。

一般来说，当对具有较高存储容量的存储器电路进行测试时，测试执行信息或测试结果信息的大小增加。为此，测试电路140的嵌入存储单元设计成具有如下的存储容量，即使得可以平稳地测试要由测试电路140测试的存储器电路之中的具有最高存储容量的存储器电路。例如，在图1的存储器系统的情况下，可以将测试电路140的嵌入存储单元设计成具有足以平稳地测试第三存储器电路130而不是第一存储器电路110或第二存储器电路120的存储容量。

然而，如果测试电路140的嵌入存储单元的存储容量基于目标测试存储器电路之中的具有最高存储容量的存储器电路来设计，则测试电路140的存储容量和面积增加。结果，存储器系统的大小增加。

发明内容

本发明的示例性实施例针对利用目标测试存储器电路的一部分存储容量或整个存储容量作为测试电路的存储单元来减小测试电路的存储单元的大小并且由此减小测试电路的大小的测试电路、存储器系统以及存储器系统的测试方法。

本发明的另一个示例性实施例针对可以减小测试电路的存储单元的大小而且还可以平稳地测试具有高存储容量的存储器电路的测试电路、存储器系统以及存储器系统的测试方法。

根据本发明的一个示例性实施例，根据本发明的一种测试电路包括：测试执行单元，所述测试执行单元被配置成对目标测试存储器单元执行测试；内部存储单元，所述内部存储单元被配置成储存用于测试执行单元的数据；以及转换设定单元，所述转换设定单元被配置成将目标测试存储器电路的一部分存储空间或整个存储空间设定为储存用于测试执行单元的数据的外部存储单元。