[发明专利]肖特基垫垒二极管及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年9月14日提交的韩国专利申请第10-2012-0101967号的优先权，该申请的全部内容结合于此用于通过该引用的所有目的。

技术领域

本发明涉及一种包括碳化硅（SiC）的肖特基势垒二极管，及其制造方法。

背景技术

肖特基势垒二极管（SBD）使用肖特基结，肖特基结为金属与半导体的连接，而不像一般的PN二极管使用PN结，肖特基势垒二极管显示出高速的开关特性，并且具有导通电压比PN二极管的导通电压低的特性。

在一般的肖特基势垒二极管中，结势垒肖特基（JBS）结构通过使得在施加反向电压时扩散的PN二极管耗尽层重叠而应用于阻挡漏电流和提高击穿电压，在结势垒肖特基结构中，p+区形成在肖特基结部分的低端，以改进降低漏电流的特性。

然而，由于p+区存在于肖特基结部分，存在的问题是，作为前向电流路径的肖特基电极与n-漂移层的接触面积减小以提高电阻值，并且肖特基势垒二极管的导通电阻增加。另外，由于p+区浮动，阻挡漏电流的耗尽层宽度并不大，因而p+区之间的间隔变小的过程中存在着困难。

公开于该发明背景技术部分的信息仅仅旨在加深对本发明的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明的各个方面致力于最大化肖特基结的面积以降低前向电压施加于肖特基势垒二极管时的导通电阻。

在本发明的示例性实施方案中，肖特基势垒二极管可以包括配置在n+型碳化硅衬底的第一表面上的n-型外延层，配置在n-型外延层中的第一p+区，配置在n-型外延层与第一p+区上的n型外延层，配置在n型外延层中的第二p+区，配置在n型外延层和第二p+区上的肖特基电极，以及配置在n+型碳化硅衬底的第二表面上的欧姆电极，其中第一P+区与第二p+区彼此接触。

第一p+区可以在n-型外延层的表面上形成为晶格形状。

第二p+区可以包围n型外延层的边缘形成为四边形形状。

在本发明的另一方面，一种肖特基势垒二极管的制造方法可以包括在n+型碳化硅衬底的第一表面上形成n-型外延层，注入p+离子进入n-型外延层的表面以形成第一p+区，在n-型外延层和p+区上形成n型外延层，注入n+离子进入n型外延层的表面以形成第二p+区，在n型外延层和第二p+区上形成肖特基电极，以及在n+型碳化硅衬底的第二表面上形成欧姆电极，其中第一p+区和第二p+区彼此接触。

第一p+区可以在n-型外延层的表面上形成为晶格形状。

第二p+区可以包围n型外延层的边缘形成为四边形形状。

如上所述，根据本发明的示例性实施方案，有可能最大化肖特基结的面积，因此降低施加前向电压时的导通电阻。

通过纳入本文的附图以及随后与附图一起用于说明本发明的某些原理的具体实施方式，本发明的方法和装置所具有的其他特征和优点将更为具体地变得清楚或得以阐明。

附图说明

图1为根据本发明的示例性实施方案的肖特基势垒二极管的截面图。

图2为图1中的n-型外延层的俯视图。

图3为图1中的n型外延层的俯视图。

图4到图7为依次显示根据本发明的示例性实施方案的肖特基势垒二极管的制造方法的图。

应当了解，附图并不必须是按比例绘制的，其示出了某种程度上经过简化了的本发明的基本原理的各个特性。在此所公开的本发明的特定的设计特征，包括例如特定的尺寸、方向、位置和外形，将部分地由特定目的应用和使用环境外所确定。

在这些附图中，在贯穿附图的多幅图形中，附图标记指代本发明的相同或等效的部分。

具体实施方式

现在将具体参考本发明的各个实施方案，在附图中和以下的描述中示出这些实施方案的实例。虽然本发明与示例性实施方案相结合进行描述，但应当了解，本说明书并非旨在将本发明限制为那些示例性实施方案。相反，本发明旨在不但覆盖这些示例性实施方案，而且覆盖可以被包括在由所附权利要求所限定的本发明的精神和范围之内的各种替换、修改、等效形式以及其它实施方案。

本发明的示例性实施方案将参考附图进行详细描述。但是，本发明并不限制为在此描述的示例性实施方案，而是可以实施为其它形式。提供在此公开的示例性实施方案，使得公开的内容可以是透彻和完整的，并且使本发明的精神可以被本领域技术人员充分地理解。