[发明专利]自对准超结功率晶体管的制作方法

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及一种超结功率晶体管的制作方法。

背景技术

利用MOSFET的电源开关器件，虽然要求低导通电阻和高耐压，但是现有的平面构造的功率MOSFET却具有当导通电阻下降时耐压也下降，而当高耐压化时则导通电阻也将增高这样的相反关系。

就是说，平面构造的功率MOSFET，例如，在N+衬底上边形成的N-外延层的表面上形成MOS构造，形成从衬底背面通过N-外延层向MOSFET流动的电流路径。

为此，MOSFET导通动作时的电阻（导通电阻）依赖于N-外延层的厚度。此外，由于耗尽层在N-外延层中延伸，故耐压由N-外延层的厚度决定。

这样一来，由于维持电流路径和耐压的区域是同一区域，故存在着如果为了高耐压化而加大N-外延层的厚度，则导通电阻将上升，反之，当使N-外延层的厚度变薄来降低导通电阻时，则耐压也将下降这样的相反关系，满足两者是困难的。

为了消除上边所说的现有的平面构造功率MOSFET中的低导通电阻和高耐压化之间的相反关系，实现低导通电阻和高耐压化，从例如“Cool mos-a newmilestone in high voltage Power MOS”by L.Lorenz,G.Deboy，人们知道了具有超结（Superjunction）构造的功率MOSFET。

该超结构造的功率MOSFET，分别在深度方向（纵向）上形成有作为电流路径的第一N+柱状物（pillar）层和用来维持源漏间反向耐压的第二N+柱状物层。

根据该构造，由于导通电阻依赖于第一N+柱状物层的浓度，使耗尽层向横向方向延伸，故耐压由第一N+柱状物层和第二N+柱状物层的浓度和宽度决定。其结果是，对于现有的平面构造的功率MOSFET来说，可以确保同等的漏源间反向耐压（例如600V），而且，可以使导通电阻降低到1/3到1/4。

在公开号为CN101916729A的中国专利文件中可以发现更多关于具有超结结构的半导体器件的介绍。

已有的一种超结功率晶体管的形成方法，包括：

如图1所示，提供半导体衬底100，所述半导体衬底100上具有外延层110，外延层110上具有掩膜层120。其中，所述半导体衬底100可为重掺杂的N型硅，外延层110可为轻掺杂的N型硅，掩膜层120可为氧化硅。

如图2所示，在所述外延层110中形成若干等距等宽的沟槽72。形成沟槽72的方式为在所述掩膜层120上形成光刻胶，然后进行第一光刻以在光刻胶中形成若干具有沟槽72曝光图形的光刻胶图形，然后利用光刻胶为掩模，刻蚀所述掩膜层120和外延层110至在外延层110中形成若干等距等宽的沟槽72。

如图3所示，在所述沟槽72中和所述掩膜层120上形成P型多晶硅130。

如图4所示，去除沟槽72和掩膜层120上方的多晶硅130以及掩膜层120，仅保留填充在沟槽72中、和沟槽72上表面齐平的多晶硅130。

如图5所示，在相邻沟槽72之间的外延层110表面形成小沟槽76，并且所述小沟槽76位于相邻两沟槽72的中间位置。形成方式也是在所述外延层110和多晶硅130上形成光刻胶，然后进行第二光刻以在光刻胶中形成具有小沟槽76曝光图形的光刻胶图形，利用光刻胶为掩模，刻蚀所述外延层110至在外延层110中两相邻沟槽72中间形成小沟槽76，所述小沟槽76的径宽远小于所述沟槽72。

如图6所示，在小沟槽76的内壁形成氧化层140，再填充满多晶硅层150。即在小沟槽76中形成所述超结晶体管的栅极结构。

然后进行两次注入深度不同的离子注入，在栅极结构的两侧的外延层110中形成阱区和源区。由此，形成超结功率晶体管。

然而，随着半导体器件特征尺寸越来越小的发展趋势，所述超结功率晶体管的光刻对准工艺将无法保证栅极与相邻两个深沟槽区距离的对称性，会产生各种不良影响，比如晶体管的漏源间漏电电流变大，阈值电压变小，击穿电压变小等现象。其中，尤其是击穿电压变小容易导致器件被击穿，故需要提供新的制作工艺满足进行生产更小特征尺寸的超结功率晶体管。

发明内容

本发明解决的问题是随着特征尺寸的变小，按原有工艺制作超结功率晶体管，会产生超结功率晶体管电学性能不好，尤其是击穿电压变小的问题。

为解决上述问题，本发明提出了一种自对准超结功率晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成外延层；