[发明专利]形成埋入式沟槽的工艺方法

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及功率器件中埋入式沟槽的形成工艺方法。

背景技术

在对某种功率器件的测试中发现饱和源漏电流（Idss）下降。漏电产生的原因与埋入式沟槽（Sink）的形成工艺有关。常规的埋入式沟槽的形成工艺如图1所示，在刻蚀出埋入式沟槽形貌后，经湿法清洗（通常是用酸进行微刻蚀）和干燥，送入LPCVD（低压化学气相沉积系统）生长掺杂多晶硅（Dopos Poly）。通常，在刻蚀出埋入式沟槽形貌后，在酸洗净和干燥之前，晶圆会经历一段自然氧化（native oxidation）的过程，形成一层非常薄的自然氧化层如图1（1）所示。由于自然氧化层的致密性较差，在后续酸洗净工艺中受到不同程度的刻蚀后，在掺杂多晶硅和外延层的接触界面上形成缺陷，造成掺杂多晶硅与外延层直接接触，产生应力问题，在外延层内形成位错，从而在漏极和沟槽间形成漏电通道，导致Idss漏电增加，如图2所示。

发明内容

本发明要解决的技术问题是提供一种形成埋入式沟槽的工艺方法，它可以降低功率器件Idss漏电。

为解决上述技术问题，本发明的形成埋入式沟槽的工艺方法，在刻蚀出埋入式沟槽的形貌后，进行湿法清洗前，包括以下步骤：

1）在埋入式沟槽的底部和侧壁生长线性氧化层；

2）干法回刻，去除埋入式沟槽底部的线性氧化层。

所述线性氧化层可以采用快速热氧化方法或者炉管氧化方法形成。线性氧化层的厚度在

本发明通过快速热氧化，在掺杂多晶硅与外延层的接触界面上形成比常规工艺中的自然氧化层更厚、更致密的线性氧化层，这样就降低了掺杂多晶硅与外延层接触面的应力，减少了界面缺陷和外延层内的位错，从而有效降低了Idss漏电。

附图说明

图1是埋入式沟槽的常规形成工艺流程示意图。

图2是用图1的常规工艺形成的埋入式沟槽，因多晶硅与外延层界面存在缺陷和位错，导致Idss漏电。

图3是本发明实施例的埋入式沟槽的形成工艺流程示意图。

图4是本发明实施例步骤1的RTO工艺过程示意图。

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：

本实施例的埋入式沟槽的形成工艺流程请参见图3所示，在刻蚀出埋入式沟槽的形貌后，进行如下工艺步骤：

步骤1，通过快速热氧化（RTO）工艺，在沟槽底部和侧壁形成的较为致密的线性氧化层（Liner Oxide），如图3（1）所示。

如图4所示，整个RTO过程包括三个阶段：升温，保持温度在950℃～1000℃10分钟，降温冷却。在整个RTO过程中，持续通入氧气（流量200sccm）。

步骤2，通过干法回刻工艺，去除沟槽底部纵向的线性氧化层，如图3（2）所示。刻蚀反应气体为CF₄，流量50sccm，刻蚀时间10s。

由于干法刻蚀各向异性的特性，在经过干法回刻后，只有沟槽侧壁横向的线性氧化层被保留下来，作为后续填入的掺杂多晶硅与外延层之间的热氧化膜缓冲层。

步骤3，用酸（APM+SPM）进行湿法清洗，然后干燥，如图3（3）所示。

步骤4，在沟槽内填入掺杂多晶硅，如图3（4）所示。

填入的掺杂多晶硅与沟槽底部处的外延层直接接触，而与沟槽侧壁处的外延层则通过热氧化膜缓冲层间接接触。

按照上述工艺制备的埋入式沟槽，其线性氧化层的厚度、致密性和均一性均较自然氧化层更高，且高温修复了酸洗净对沟槽底部和侧壁的损伤以及一些悬挂键，因此可有效降低掺杂多晶硅与外延层接触面的缺陷和应力，减少位错。对比试验显示，用常规工艺形成埋入式沟槽的功率器件，其Idss漏电失效率为0.35%；而用本实施例的工艺方法形成埋入式沟槽的同种功率器件，其Idss漏电失效率为0。可见，用本发明的工艺方法形成埋入式沟槽，能够极大地减少甚至避免Idss漏电。