[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年12月21日提交的韩国专利申请No.10-2011-0139624的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括垂直于衬底层叠的多个存储器单元的非易失性存储器件和制造所述非易失性存储器件的方法。

背景技术

非易失性存储器件即使在电源断电时也保持数据。目前存在并使用多种非易失性存储器件，诸如NAND快闪存储器。

随着在硅衬底之上形成单层的存储器单元的二维非易失性存储器件的集成度可能达到技术极限，可以使用在硅衬底之上垂直层叠多个存储器单元的三维非易失性存储器件。三维非易失性存储器件分为垂直沟道器件和垂直栅器件，在垂直沟道器件中沿着垂直于衬底所形成的沟道层叠多个字线，在垂直栅器件中沿着垂直于衬底所形成的栅形成多个沟道层。

虽然二维存储器单元使用衬底的一部分作为沟道，但是三维非易失性存储器件不使用衬底的一部分作为沟道。因此，三维非易失性存储器件不能通过向具有高浓度P型杂质区的衬底体施加高正电压而经由福勒-诺德海姆（Fowler-Nordheim）隧穿将空穴注入存储器单元的浮栅中来执行擦除操作。而是，三维非易失性存储器件通过向选择晶体管的栅极施加高电压而产生栅致漏极泄漏（Gate-Induced Drain Leakage，GIDL）来执行擦除操作，并向沟道提供由GIDL电流产生的热空穴。

然而，由于产生许多电子-空穴对可能是困难的，因此三维非易失性存储器件可能不能有效地利用GIDL电流执行擦除操作。

发明内容

本发明的实施例针对一种可以有效地利用栅致漏极泄漏（Gate-Induced DrainLeakage，GIDL）电流执行擦除操作的三维非易失性存储器件，以及制造所述非易失性存储器件的方法。

根据本发明的一个实施例，一种非易失性存储器件包括：沟道结构，所述沟道结构形成在衬底之上，所述衬底包括交替地层叠的多个层间电介质层和多个沟道层；以及第一选择栅和第二选择栅，第一选择栅和第二选择栅被设置在沟道结构的第一侧和第二侧，其中第一选择栅和第二选择栅分别接触多个沟道层的侧壁，其中，形成第一选择栅的材料的功函数与形成第二选择栅的材料的功函数不同。

根据本发明的另一个实施例，一种非易失性存储器件包括：沟道，所述沟道从衬底沿垂直方向延伸；以及多个层间电介质层和多个导电层，所述多个层间电介质层和所述多个导电层沿着沟道交替地层叠，其中，所述多个导电层之中的最上层的导电层形成选择栅，以及选择栅的接触沟道的第一侧的第一部分由具有第一功函数的材料形成，而选择栅的接触沟道的第二侧的第二部分由具有第二功函数的材料形成，第二功函数与第一功函数不同。

附图说明

图1是说明根据本发明一个实施例的非易失性存储器件的立体图。

图2是图1的非易失性存储器件沿线X-X’截取的剖面图。

图3A是现有的非易失性存储器件的能带图。

图3B是根据本发明一个实施例的非易失性存储器件的能带图。

图4A至图7B说明根据本发明一个实施例的制造非易失性存储器件的方法。

图8是根据本发明另一个实施例的非易失性存储器件的立体图。

图9至图10是根据本发明又一个实施例的非易失性存储器件的剖面图和平面图。

图11至图12是说明根据本发明再一个实施例的制造非易失性存储器件的方法的剖面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应当解释为限定为本文所列的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。

附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。

在下文中，参考图1至图7B来描述根据本发明一个实施例的非易失性存储器件以及制造所述非易失性存储器件的方法。