[发明专利]半导体装置

说明书

相关申请的交叉引用

本申请要求2012年5月25日向韩国知识产权局提交的申请号为10-2012-0056117的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体集成电路，更具体而言，涉及一种半导体装置。

背景技术

半导体装置接收时钟并且与接收的时钟同步地操作。为了使半导体装置输出与接收的时钟同步的信号，半导体装置在内部产生延迟锁定时钟(DLL)。

参见图1，现有的半导体装置包括DLL时钟发生单元10、输出使能信号发生单元20以及断电控制单元30。

DLL时钟发生单元10接收时钟CLK并产生DLL时钟CLK_dll，响应于复位信号Reset而被激活或去激活。

DLL时钟发生单元10包括缓冲器11、延迟线12、复制器13、相位比较部14以及延迟控制部15。

缓冲器11在被激活时将时钟CLK缓冲并且在缓冲器使能信号Buf_en被使能时产生缓冲时钟CLK_bf，以及在缓冲器使能信号Buf_en被禁止时缓冲器11被去激活并且将缓冲时钟CLK_bf锁定成特定的电平。

延迟线12响应于延迟控制信号ctrl_dl<0:4>而确定延迟时间，将缓冲时钟CLK_bf延迟确定的延迟时间，以及输出DLL时钟CLK_dll。

复制器13将DLL时钟CLK_dll延迟并输出反馈时钟CLK_fb。复制器13的延迟时间被设定为建模的半导体装置的内部延迟时间。

相位比较部14将反馈时钟CLK_fb和缓冲时钟CLK_bf的相位进行比较，并产生比较信号com_s。

延迟控制部15响应于比较信号com_s而产生延迟控制信号ctrl_dl<0:4>。例如，延迟控制部15输出(0，0，1，0，0)的延迟控制信号ctrl_dl<0:4>作为初始值，在比较信号com_s被使能时输出(0，1，0，0，0)或(1，0，0，0，0)的延迟控制信号ctrl_dl<0:4>，以及在比较信号com_s被禁止时输出(0，0，0，1，0)或(0，0，0，0，1)的延迟控制信号ctrl_dl<0:4>。

输出使能信号发生单元20接收读取命令信号RD_cmd，在经过预设周期的DLL时钟CLK_dll时将输出使能信号OE_signal输出，以及响应于复位信号Reset而被激活或去激活。

断电控制单元30响应于时钟使能信号CKE和自刷新信号Sref而产生缓冲器使能信号Buf_en和复位信号Reset。例如，断电控制单元30在时钟使能信号CKE被禁止时将缓冲器使能信号Buf_en禁止。此外，断电控制单元30在时钟使能信号CKE被禁止并且自刷新信号Sref被使能时将复位信号Reset使能。

在时钟使能信号CKE被禁止的状态下，现有的半导体装置的断电模式中，DLL时钟发生单元10的缓冲器11被去激活。因此，DLL时钟发生单元10的延迟线12在缓冲器11被去激活之前保持延迟时间。

在从断电模式进入自刷新模式时，DLL时钟发生单元10和输出使能信号发生单元20都被去激活。

如果兼有这些操作的断电模式频繁地发生，则DLL时钟发生单元10和通过接收DLL时钟发生单元10的输出信号来操作的输出使能信号发生单元20被反复地激活或去激活，由此误操作的可能性增大。

发明内容

在本发明的一个实施例中，一种半导体装置包括：DLL时钟发生单元，所述DLL时钟发生单元被配置成将时钟的相位与反馈时钟的相位进行比较，确定延迟线的延迟时间，经由延迟线将时钟延迟所述延迟时间，以及产生DLL时钟；延迟检测单元，所述延迟检测单元被配置成检测延迟线的延迟时间，并且当延迟时间大于或等于预定的时间时将延迟检测信号使能；以及断电控制单元，所述断电控制单元被配置成在断电模式之下的自刷新操作中，当延迟检测信号被使能时防止DLL时钟发生单元被复位，并且当延迟检测信号被禁止时将DLL时钟发生单元复位。