[发明专利]一种阵列基板及显示装置

说明书

技术领域

本发明涉及显示器制造领域，尤其涉及一种阵列基板及显示装置。

背景技术

目前大尺寸显示面板开发过程中的ESD(electro-static discharge，静电释放)发生率较高，此类静电相关不良一直没有彻底的解决方案。通过解析发现，导致ESD不良大量发生的根源是与栅极层同时制作的公共电极线。由于大片金属容易聚集电荷，在Plasma(等离子电浆工艺)环境如PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)设备等设备中，局部电场不均，容易造成尖端放电，导致不同层金属ESD或造成静电击穿。

现有技术中为了使显示面板显示区域的公共电极电压分布均匀，显示区域外围的公共电极金属一般采用整体的板状设计，这种设计便会在局部造成电势差，导致尖端放电时，静电能量过大，容易造成ESD不良或静电击穿。

发明内容

本发明的实施例提供一种阵列基板及显示装置，能够降低显示区域外围公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD或静电击穿现象发生的可能性。

为达到上述目的，本发明的实施例采用如下技术方案：

一方面，提供一种阵列基板，包括显示区域，所述显示区域外围设有多个公共电极区块，所述公共电极区块通过像素电极跨接线图形导通。

可选的，所述像素电极跨接线图形下设置有金属层跨接线图形，所述金属层跨接线图形下方设置有有源层跨接线图形，所述有源层跨接线图形下方和所述公共电极区块上方设置有绝缘层，所述像素电极跨接线图形通过设置在所述绝缘层上的过孔将所述公共电极区块导通。

可选的，所述金属层跨接线图形和所述像素电极跨接线图形之间设置有保护层跨接线图形，其中所述保护层跨接线图形为保护层通过构图工艺形成的图形，所述保护层覆盖所述公共电极区块上方的所述绝缘层。

可选的，所述公共电极区块为等间隔设置。

可选的，所述像素电极跨接线图形的长度均相等。

可选的，所述像素电极跨接线图形与所述公共电极区块的宽度相同。

一方面，提供一种显示装置，包括上述任一阵列基板。

本发明的实施例提供的阵列基板及显示装置，在像素电极层成膜工艺前，在等离子体环境中通过将显示区域外围公共电极分段隔离，能够降低公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD或静电击穿现象发生的可能性。

附图说明

为了更清楚地说明本发明的实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的实施例提供的一种阵列基板结构示意图；

图2为本发明的另一实施例提供的一种阵列基板的结构示意图；

图3为本发明的实施例提供的一种阵列基板的制作过程中的结构示意图；

图4为本发明的实施例提供的一种阵列基板的制作过程中的另一结构示意图；

图5为本发明的另一实施例提供的一种阵列基板的制造方法流程示意图。

符号标记：

1-跨接线；2-公共电极区块；3-像素电极层跨接线图形；4-绝缘层；5-有源层跨接线图形；6-金属层跨接线图形；7-保护层；7a-保护层跨接线图形；8-透明基板；9-单开口的掩膜板；10-双开口的掩膜板。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的实施例提供一种阵列基板，包括显示区域，参照图1所示，显示区域外围设有多个公共电极区块2，公共电极区块2通过像素电极跨接线图形3导通。其中参照图1所示，公共电极区块2设置在透明基板8上。

可选的，参照图1所示，像素电极跨接线图形3下设置有金属层跨接线图形6，金属层跨接线图形6下方设置有有源层跨接线图形5，有源层跨接线图形5下方和公共电极区块2上方设置有绝缘层4，像素电极跨接线图形3通过设置在绝缘层4上的过孔将公共电极区块2导通。其中上述各个跨接线图形结构共同构成如图1所示的跨接线1。