[发明专利]一种两线制多信号输入检测的扩展方法及电路有效
| 申请号: | 201210532352.2 | 申请日: | 2012-12-11 |
| 公开(公告)号: | CN103869724B | 公开(公告)日: | 2017-10-13 |
| 发明(设计)人: | 蔡运文;黄运峰;叶德焰;姚亮;庄宗辉 | 申请(专利权)人: | 厦门雅迅网络股份有限公司 |
| 主分类号: | G05B19/042 | 分类号: | G05B19/042 |
| 代理公司: | 厦门市首创君合专利事务所有限公司35204 | 代理人: | 连耀忠 |
| 地址: | 361000 福建*** | 国省代码: | 福建;35 |
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| 摘要: | |||
| 搜索关键词: | 一种 两线制多 信号 输入 检测 扩展 方法 电路 | ||
技术领域
本发明涉及单片机技术领域,更具体地说,涉及一种两线制多信号输入检测的扩展方法,及一种两线制多信号输入检测的扩展电路。
背景技术
在电子产品设计领域,GPIO的应用非常广泛,而现有CPU的GPIO资源尽管已经很丰富,但仍无法满足设计的要求,因此,设计师们大都需要采用GPIO扩展的方式来保证设计的需求。
目前市场上的IO扩展方式很多,有单独扩展输入GPIO的方式,也有单独扩展输出GPIO的方式,现在还有采用IIC或者SPI等通信接口方式的专用GPIO扩展芯片,可实现输入输出可配置的GPIO扩展。
这些扩展方式。一方面,如果设计者需要扩展多路信号,扩展成本较高;另一方面,扩展的前提是CPU至少提供三根以上的GPIO口作为扩展资源,如果遇到CPU资源较为紧缺,可提供扩展的GPIO扩展资源只有两个的情况下,无法提供多信号的扩展。
中国实用新型专利ZL 201020566778.6公开了一种单片机的I/O接口扩展电路,包括单片机MCU、集成芯片D,所述单片机MCU的五个I/O端口INY0、INY1、INY2、INY3、INY4分别与数块集成芯片上设有的端口D1、D2、D3、D4连接,单片机MCU的I/O端口STB分别与数块集成芯片D上设有的STB端口连接,单片机MCU的三个I/O端口addrA、addrB、addrC分别与数块集成芯片D上设有的addrA端口、addrB端口、addrC端口连接作为集成芯片D的地址线,数块集成芯片D上分别设有的D0端口、D1端口、D2端口、D3口、D4端口、D5端口、D6端口、D7端口分别与外部信号相连。
上述实用新型的技术方案中,如果要进行IO商品的扩展,必须占用四个IO端口,对于可提供扩展的GPIO扩展资源在四个以下的情况,无法提供多信号的扩展,其适用范围极有限,特别是对于低成本应用领域,更加不适用。
中国实用新型专利ZL 201020209783.1公开了一种能够在成本较低的前提下来解决IO口短缺问题的单片机IO口的扩展电路,它包括第一、二、三、四、五电阻和第一、二三极管;第一、二电阻的一端均与单片机的IO口连接,第一电阻的另一端和第三电阻的一端均与第一三极管的基极连接,第一三极管的发射极和第三电阻的另一端均与第五电阻的一端连接,该第五电阻的一端还与单片机的工作电源连接,第一三极管的集电极作为第一信号输出端;第二电阻的另一端和第四电阻的一端均与第二三极管的基极连接,第二三极管的发射极和第四电阻的另一端均与接地端连接,第二三极管的集电极与第五电阻的另一端连接,第二三极管的集电极作为第二信号输出端。
上述实用新型的技术方案中,为一个IO端口经过扩展后,得到两个IO端口,解决了对IO端口的扩展需要占用三到四个IO端口的问题。但其扩展效果显得十分不足,即无法进行大量扩展,最多只能扩展出单片机自带IO端口的两倍,扩展效果十分有限。
发明内容
本发明的目的在于克服现有技术的不足,提供一种只能提供那个两根GPIO,即可实现大量IO端口的输入扩展的两线制多信号输入检测的扩展方法,并提供一种两线制多信号输入检测的扩展电路。
本发明的技术方案如下:
一种两线制多信号输入检测的扩展方法,扩展输入为并行输入,然后串行输出连接至CPU的GPIO,CPU逐位读出扩展的并行输入。
作为优选,读取数据前,先将用于扩展输入的并入串出芯片的移位/置位引脚设为移动状态。
作为优选,读取结束后,如果还将进行下一轮读取,在读取结束后,将用于扩展输入的并入串出芯片的移位/置位引脚设为置位状态,将首次读取的数据位设置成第一位,然后再将用于扩展输入的并入串出芯片的移位/置位引脚设为移动状态,循环读取数据。
作为优选,用于扩展输入的并入串出芯片的移位/置位引脚的状态切换,具体实现为:CPU通过另一GPIO分别连接至单稳态电路的输入端、并入串出芯片的时钟引脚,输出时钟信号;单稳态电路的输出端与并入串出芯片的移位/置位引脚相连,用于控制并入串出芯片的移位/置位引脚的状态切换。
作为优选,对于多片并入串出芯片构成级联输入扩展电路,下一级并入串出芯片的串行输出与上一级的级联输入引脚相连,并且同步各级并入串出芯片的移位/置位引脚信号与时钟信号。
作为优选,对各级并入串出芯片各引脚的读取顺序为逐级逐引脚逐个读取。
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