[发明专利]DAC的采样时钟生成方法及装置

说明书

技术领域

本发明涉及信号处理技术领域，特别是涉及一种数模转换器（Digital toAnalog Convorter，简称为DAC）的采样时钟生成方法及装置。

背景技术

随着技术的发展，测试装备正朝向小型化、智能化发展，要求测试的功能不断增多，体积尽可能小。在测试装备中信号发生器类仪器占有非常重要的地位，为了解决复杂的信号发生技术，需要引入变采样率架构，为高性能数模转换（Digital to Analog，简称为DA）类产品提供了技术保障。

在许多信号处理系统中，经常会遇到采样率可变问题，即要求一个数字系统能工作在多采样率状态下，以解决软件无线电技术中的任意采样应用。在不同需求时为DAC提供不同频率的采样时钟，尤其在百兆量级的高速采样的应用中，对采样时钟的质量要求较高，而一般由逻辑门电路分频或倍频产生的时钟抖动特性较差，有必要优化低相噪的可变采样时钟电路。

发明内容

本发明提供一种DAC的采样时钟生成方法及装置，以解决现有技术中的上述的问题。

本发明提供一种DAC的采样时钟生成方法，包括：时钟选择单元通过现场可编程门阵列（Field－Programmable Gate Array，简称为FPGA）内部的多路选择器选择需要输入的参考时钟；锁相倍频单元通过直接数字式频率合成器（Direct Digital Synthesizer，简称为DDS）芯片内部的锁相环（Phase LockedLoop，简称为PLL）电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；采样时钟生成单元通过DDS芯片内部的数字控制振荡器（NumericalControlled Oscillator，简称为NCO）将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟。

优选地，上述方法还包括：时钟同步单元通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向DDS芯片发送DDS同步控制信号；采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号具体包括：根据DDS同步控制信号，采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号具体包括：滤波单元通过低通滤波器对可变采样时钟信号进行滤波，将滤波后的可变采样时钟信号输出到FPGA内部的PLL电路，通过PLL电路对可变采样时钟信号进行板内相位补偿，将相位补偿后的可变采样时钟信号通过FPGA内部的选择器输出。

优选地，参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。

优选地，低通滤波器为：5阶椭圆滤波器。

优选地，滤波单元通过低通滤波器对可变采样时钟信号进行滤波具体包括：滤波单元通过低通滤波器滤除可变采样时钟信号中的高阶分量。

本发明还提供了一种DAC的采样时钟生成装置，包括：时钟选择单元，用于通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；锁相倍频单元，用于通过直接数字控制DDS芯片内部的锁相环PLL电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；采样时钟生成单元，用于通过DDS芯片内部的数字控制振荡器NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元，用于通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟；

优选地，装置还包括：

时钟同步单元，用于通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向DDS芯片发送DDS同步控制信号；采样时钟生成单元进一步用于：根据DDS同步控制信号，通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元进一步用于：通过低通滤波器对可变采样时钟信号进行滤波，将滤波后的可变采样时钟信号输出到FPGA内部的PLL电路；装置还包括：板内相位补偿单元，用于通过FPGA内部的PLL电路对可变采样时钟信号进行板内相位补偿，将相位补偿后的可变采样时钟信号通过FPGA内部的选择器输出。

优选地，参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。

优选地，低通滤波器为：5阶椭圆滤波器。