[发明专利]DAC的采样时钟生成方法及装置

权利要求书

1.一种数模转换器DAC的采样时钟生成方法，其特征在于，包括：

时钟选择单元通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；

锁相倍频单元通过直接数字控制DDS芯片内部的锁相环PLL电路对所述参考时钟进行锁相倍频，将所述参考时钟的频率扩大到预定频率；

采样时钟生成单元通过DDS芯片内部的数字控制振荡器NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；

滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波，并输出滤波后的所述可变采样时钟信号，作为所述DAC的采样时钟。

2.如权利要求1所述的方法，其特征在于，所述方法还包括：所述时钟同步单元通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向所述DDS芯片发送DDS同步控制信号；

采样时钟生成单元通过DDS芯片内部的NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号具体包括：

根据所述DDS同步控制信号，所述采样时钟生成单元通过所述DDS芯片内部的NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；

所述滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波，并输出滤波后的所述可变采样时钟信号具体包括：

所述滤波单元通过所述低通滤波器对所述可变采样时钟信号进行滤波，将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路，通过所述PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出。

3.如权利要求1或2所述的方法，其特征在于，所述参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。

4.如权利要求1或2所述的方法，其特征在于，所述低通滤波器为：5阶椭圆滤波器。

5.如权利要求1或2所述的方法，其特征在于，滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波具体包括：

所述滤波单元通过低通滤波器滤除所述可变采样时钟信号中的高阶分量。

6.一种数模转换器DAC的采样时钟生成装置，其特征在于，包括：

时钟选择单元，用于通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；

锁相倍频单元，用于通过直接数字控制DDS芯片内部的锁相环PLL电路对所述参考时钟进行锁相倍频，将所述参考时钟的频率扩大到预定频率；

采样时钟生成单元，用于通过DDS芯片内部的数字控制振荡器NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；

滤波单元，用于通过低通滤波器对所述可变采样时钟信号进行滤波，并输出滤波后的所述可变采样时钟信号，作为所述DAC的采样时钟。

7.如权利要求6所述的装置，其特征在于，所述装置还包括：

所述时钟同步单元，用于通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向所述DDS芯片发送DDS同步控制信号；

所述采样时钟生成单元进一步用于：根据所述DDS同步控制信号，通过所述DDS芯片内部的NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；

所述滤波单元进一步用于：通过所述低通滤波器对所述可变采样时钟信号进行滤波，将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路；

所述装置还包括：

板内相位补偿单元，用于通过所述FPGA内部的PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出。

8.如权利要求6或7所述的装置，其特征在于，所述参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。

9.如权利要求6或7所述的装置，其特征在于，所述低通滤波器为：5阶椭圆滤波器。

10.如权利要求6或7所述的装置，其特征在于，所述滤波单元具体用于：通过所述低通滤波器滤除所述可变采样时钟信号中的高阶分量。