[发明专利]一种后栅工艺假栅的制造方法和后栅工艺假栅

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种后栅工艺假栅的制造方法和后栅工艺假栅。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用“后栅（gate last）”工艺制作。

所谓后栅工艺是指：提供半导体衬底，所述半导体衬底上形成有假栅结构和位于所述半导体衬底上覆盖所述假栅结构的刻蚀阻挡层，在所述刻蚀阻挡层表面形成层间介质层；以所述假栅结构表面作为停止层，对所述层间介质层和刻蚀阻挡层进行化学机械研磨；除去所述假栅结构后形成沟槽；通过物理气相沉积或金属靶溅射的方法向所述沟槽内填充金属，以形成金属栅电极层；用化学机械研磨法研磨金属栅电极层直至露出层间介质层，形成金属栅。

因此，在后栅工艺中，假栅的制造至关重要。但目前，由于受到物理机制、工艺技术以及加工手段等方面的限制，45nm~32nm技术带中，假栅的关键尺寸、以及假栅的剖面形貌还无法精准控制，从而影响了栅极线条的粗糙度，无法保证器件的性能及其稳定性。

发明内容

有鉴于此，本公开实施例提供一种后栅工艺假栅的制作方法，该方法包括：

提供半导体衬底；

在所述半导体衬底上生长栅极氧化层；

在所述栅极氧化层上淀积底层非晶硅；

在所述底层非晶硅上淀积氧化膜-氮化膜-氧化膜（ONO）结构硬掩膜；

在所述ONO结构硬掩膜上淀积顶层非晶硅；

在所述顶层非晶硅上淀积硬掩膜层；

在所述硬掩膜层上形成宽度为32nm~45nm的光刻胶线条；

以所述光刻胶线条为标准，对所述硬掩膜层、顶层非晶硅、ONO结构硬掩膜和底层非晶硅进行刻蚀，并去除所述硬掩膜层和顶层非晶硅。

优选的，所述以光刻胶线条为标准，对所述硬掩膜层、顶层非晶硅、ONO结构硬掩膜和底层非晶硅进行刻蚀，并去除所述光刻胶线条、硬掩膜层和顶层非晶硅，包括：

将所述光刻胶线条作为所述硬掩膜层的掩膜，对所述硬掩膜层进行刻蚀，去除所述光刻胶线条；

将所述硬掩膜层作为所述顶层非晶硅的掩膜，对所述顶层非晶硅进行刻蚀；

将所述硬掩膜层和所述顶层非晶硅作为ONO结构硬掩膜的掩膜，对所述ONO结构硬掩膜进行刻蚀，去除所述硬掩膜层；

将所述顶层非晶硅和所述ONO结构硬掩膜作为所述底层非晶硅的掩膜，对所述底层非晶硅进行刻蚀，去除所述顶层非晶硅。

优选的，所述在所述栅极氧化层上淀积底层非晶硅，包括：

采用低压化学气相淀积工艺在所述栅极氧化层上淀积底层非晶硅。

优选的，所述底层非晶硅厚度为600A~1200A。

优选的，所述在所述底层非晶硅上淀积ONO结构硬掩膜，包括：

通过等离子体增强化学气相淀积工艺在底层非晶硅上淀积底部氧化膜；

通过低压化学气相淀积工艺在所述底部氧化膜上淀积氮化膜；

通过常压化学气相淀积工艺在所述氮化膜上淀积顶部氧化膜。

优选的，所述底部氧化膜的厚度为80A~120A，所述氮化膜的厚度为160A~240A，所述顶部氧化膜的厚度为500A~800A。

优选的，所述在所述ONO结构硬掩膜上淀积顶层非晶硅和硬掩膜层，包括：

通过低压化学气相淀积工艺在所述ONO结构硬掩膜上淀积顶层非晶硅；

通过热氧化工艺在所述顶层非晶硅上淀积硬掩膜层。

优选的，所述顶层非晶硅厚度为300A~400A，所述硬掩膜层厚度为300A~400A。

本公开实施例还提供了一种后栅工艺假栅，包括：半导体衬底，位于所述半导体衬底表面的栅极氧化层，位于所述栅极氧化层表面的非晶硅层，和位于所述非晶硅层上的ONO结构硬掩膜，所述非晶硅层和所述ONO结构硬掩膜的宽度为32nm~45nm。

优选的，所述ONO结构硬掩膜包括：底部氧化膜、氮化膜和顶部氧化膜。

本公开实施例所提供的后栅工艺假栅制造方法，通过采用在非晶硅上淀积ONO结构硬掩膜，并对ONO结构硬掩膜进行刻蚀，能精确控制栅极的关键尺寸，栅极的剖面形貌，并能有效改善栅极线条的粗糙度，保证了器件的性能及稳定性。

附图说明