[发明专利]MOS晶体管结电容测试结构及表征方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及MOS晶体管中的源/漏结电容测试和表征技术。

背景技术

随着小尺寸、低价位、便携式移动通讯和消费电子产品需求的飞速增长，单纯的数字电路产品已无法满足需要，带有模拟电路的混合信号片上系统在集成电路产业中占据越来越重要的地位，CMOS模拟电路从低速、低复杂度、小信号、高工作电压的电路逐步发展成为高速、高复杂度、低工作电压的混合信号系统。与此同时，器件尺寸的缩小对MOS晶体管各种寄生效应的降低以及信噪比的提高提出了更高的要求。

在MOS晶体管中，源、漏掺杂区称为有源区，有源区和衬底之间形成PN结，因此MOS晶体管中存在着寄生PN结电容，该寄生电容对MOS晶体管的性能有着非常重要的影响。MOS晶体管的有源区结电容通常可分解为三部分：有源区底部电容，沿STI（浅沟槽隔离）边界的侧边电容，以及沿沟道边界的侧边电容。这些电容均与PN结的面积、形状和掺杂剖面密切相关。当MOS晶体管的有源区电压发生变化时，电容将充电或放电，而当MOS晶体管工作在频率较高的状态时，有源区结寄生电容的充放电将严重影响电路的工作效率，从而影响MOS晶体管的高频特性。此外，衬底的噪声也将沿着有源区结寄生电容传递给MOS晶体管，噪声还将通过衬底与各个寄生电容形成的回路向MOS电路的各个支路传递，进一步严重影响整个电路性能。因此，MOS晶体管的有源区结电容是衡量和优化MOS晶体管性能的一个重要指标，同时，MOS晶体管结电容模型的准确性也成为影响MOS电路设计的一个重要因素。

在现有技术中，如图1所示，基于半导体衬底100的MOS晶体管包括有源区110及栅极120，栅极120侧壁覆盖有侧墙140，MOS晶体管周围环绕有STI浅沟槽隔离130。MOS晶体管的结电容主要包括：有源区110与与半导体衬底100界面210处的底部结电容，有源区110与STI浅沟槽隔离130界面220处的侧边结电容，以及有源区110与MOS晶体管沟道界面230处的侧边结电容。而对MOS晶体管有源区结电容C_bs的表征通常通过有源区110-半导体衬底100的底部界面210面积A_r及单位底部面积结电容C_js、有源区110与STI浅沟槽隔离130界面220处的边界周长P_j及单位周长结电容C_jsw、MOS晶体管有源区110与沟道界面230处的边界总长W_total及单位沟道宽度结电容C_jswg等参数来实现。然而，在现有表征或建模过程中，通常不考虑有源区注入后的横向扩散长度ΔL对MOS晶体管有源区110与衬底100之间PN结周长和面积的影响，或近似认为有源区110注入的横向扩散距离与MOS晶体管栅极侧墙140宽度相等，即：现有技术中的MOS晶体管结电容表征或建模方法中均未准确考虑有源区离子注入的横向扩散长度ΔL对于结电容的影响。

然而，随着半导体器件特征尺寸的不断缩小及工艺制程节点的不断向前推进，器件性能对参数的敏感性不断提高，MOS晶体管源、漏注入的横向扩散长度对MOS晶体管结电容的准确表征或建模有着不可忽视的重要影响。 

发明内容

本发明所要解决的技术是，提供一种MOS晶体管结电容测试结构及表征方法，能够充分考虑MOS晶体管制备过程中离子注入的横向扩散等实际因素，实现对MOS晶体管结电容的准确表征，并可应用于提供更准确的MOS晶体管结电容模型。

为解决上述技术问题，本发明提供了一种MOS晶体管结电容测试结构，该结构包括第一测试单元和第二测试单元，第一测试单元包括两个或两个以上PN结，第二测试单元包括两个或两个以上MOS晶体管。

作为可选的技术方案，第一测试单元中的PN结为具有浅沟槽隔离的纵向PN结，所述PN结离子注入掺杂区的掺杂类型、掺杂浓度、离子注入深度等均与所述MOS晶体管有源区的掺杂条件相同，所述PN结和所述MOS晶体管置于相同的半导体衬底或掺杂阱区内，且第二测试结构中所述两个或两个以上MOS晶体管具有相同的侧墙宽度。

作为可选的技术方案，第一测试单元包括两个纵向PN结，且所述两PN结具有不同的面积和周长；第二测试单元包括两个MOS晶体管，且所述两个MOS晶体管具有不同的沟道宽度。