[发明专利]半导体封装件及其制法

说明书

技术领域

本发明关于一种半导体封装件及其制法，尤指一种可降低翘曲现象的半导体芯片堆栈封装件及其制法。

背景技术

随着时代的进步，现今电子产品均朝向微型化、多功能、高电性及高速运作的方向发展，为了配合此一发展趋势，半导体业者莫不积极研发体积微小、高性能、高功能、与高速度化的半导体封装件，借以符合电子产品的需求。

一般而言，为了使半导体封装件具有体积微小、高性能、多功能、与高速度化的特性与功效，半导体芯片倾向采用覆晶封装技术。这是因为覆晶技术有缩小芯片封装面积及缩短信号传输路径等优点，且目前已经广泛应用于芯片封装领域，例如芯片直接贴附(Direct Chip Attached，DCA)、封装芯片尺寸构装(Chip Scale Package，CSP)以及多芯片模块(Multi－Chip Module，MCM)封装等型态的封装。

为了更进一步发挥上述半导体封装件的特性与功效及微小化优点，业界遂提出将芯片叠层的封装技术，但目前芯片叠层技术常碰到因热应力所产生的翘曲问题，而另一技术:晶粒、晶圆、及封装基板的叠层技术存在需克服后续工艺中与导电凸块连接时，因热应力导致导电凸块破裂或产生孔隙的问题。

图1A至图1C所示者，其为现有技术的半导体封装件及其制法的剖面示意图。

如图1A所示，提供具有相对的芯片第一表面10a与芯片第二表面10b的半导体晶圆10，该半导体晶圆10包含多个半导体芯片10’，且该半导体晶圆10内具有多个导电柱10c，于该半导体晶圆10的芯片第一表面10a上设有多个线路连接板11，且各该线路连接板11具有相对的第一表面11a与第二表面11b及贯穿该第一表面11a与第二表面11b的第一导电通孔11c，并借由多个第一导电组件12使各该线路连接板11的第二表面11b上的第一导电通孔11c与该半导体晶圆10的导电柱10c对应连接。

此外，于该线路连接板11的第一表面11a上设有半导体芯片14，且各该半导体芯片14的底面14a与各该线路连接板11的第一表面11a间借由第二导电组件13电性连接，并于该半导体晶圆10的芯片第一表面10a上形成有封装胶体15，以包覆该线路连接板11、半导体芯片14、第一导电组件12及第二导电组件13。

如图1B所示，其为接续自图1A的工艺，研磨该半导体晶圆10的芯片第二表面10b，使该半导体晶圆10的导电柱10c的一端外露，且于该半导体晶圆10的芯片第二表面10b上形成有线路重布层16，该半导体晶圆10与该线路重布层16组合成一线路重布结构，并于该线路重布层16上接置有多个导电凸块17。

如图1C所示，其为接续自图1B的工艺，进行切单步骤，并借由该导电凸块17以接置于一基板18的顶面18a上，而该基板18的底面18b与焊球17’连接。

不过，前述现有的半导体封装件的制法于封装时，会因于高温工艺时而产生热应力，而该热应力将使得该线路重布结构与该线路连接板翘曲，因而部份该第一导电组件未确实接合于该半导体芯片与该线路重布结构之间，此外部份该第二导电组件亦未确实接合于该线路重布结构与该线路连接板之间，导致该第一导电组件与线路连接板处形成空隙或产生虚焊现象，进而使该第一导电组件、线路连接板与半导体芯片间的电性连接失效。

因此，如何克服现有技术的种种问题，实为一重要课题。

发明内容

为解决上述现有技术的种种问题，本发明的主要目的在于揭露一种半导体封装件及其制法，可有效解决半导体封装件的电性连接失效问题，并降低翘曲现象。

本发明的半导体封装件，其包括：半导体芯片，其具有相对的芯片第一表面与芯片第二表面；线路重布结构，其设于该半导体芯片的芯片第一表面上，且具有相对的第一表面与第二表面与贯穿该第一表面与第二表面的第一导电通孔，该第一表面上形成有线路重布层，而该第二表面与该半导体芯片间借由多个第一导电组件电性连接；多个导电凸块，其电性接置于该线路重布层上；以及封装胶体，其形成于该半导体芯片的芯片第一表面上，且包覆该线路重布结构，各该导电凸块嵌入且外露于该封装胶体。