[发明专利]MOS晶体管的外部寄生电阻的测量方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种MOS晶体管的外部寄生电阻的测量方法。

背景技术

现有的集成电路制造中，随着半导体集成电路技术的不断进步和特征尺寸的不断减小，使得单片晶圆上的器件的数量不断增加，电路的功能得到了改进，电路日趋复杂，工艺制造中的环节要求越来越精细，器件的可靠性也显得日益重要。

金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

而现有的集成电路设计和集成电路制造总是相辅相成，相互促进的，两者都在器件的可靠性的提高发挥着重要的作用。

在设计集成电路时，特别是复杂的集成电路设计中，精确的模拟仿真电路特性是必须的，MOS晶体管模型作为集成电路设计和集成电路制造之间的关键桥梁，在集成电路日趋复杂的今天有着更多更高的要求。而MOS晶体管的外部寄生电阻作为MOS晶体管建模时的重要的参数，对于提高建立的晶体管模型的准确性至关重要。

现有测量MOS晶体管的外部寄生电阻的过程为：首先在半导体衬底上形成三个晶体管，以NMOS晶体管为例，包括第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，第一NMOS晶体管的沟道区长度为L1、第二NMOS晶体管的沟道区长度为L2、第三NMOS晶体管的沟道区长度为L3，且L1＜L2＜L3，第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管的形成工艺相同，每个晶体管包括位于半导体衬底上的栅极和位于栅极两侧的半导体衬底内的源/漏极；分别在第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管的栅极施加工作电压、源极施加小的源电压（三个晶体管的源电压相等），使第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管工作在线性区，分别测量获得第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管源漏电流值，将源电压除以分别获得的源漏电流值，获得第一NMOS晶体管的源漏电阻R1、第二NMOS晶体管的源漏电阻R2、第三NMOS晶体管的源漏电阻R3；根据公式R=R_ch+R_ex=KL+R_ex，其中R为晶体管源漏电阻，R_ch为沟道区电阻，K为系数，L为晶体管沟道区的长度（晶体管工作在线性区时，沟道区电阻与沟道区的长度呈正比），R_ex为晶体管的外部寄生电阻，将L1、L2、L3及对应的R1、R2、R3根据上述公式进行拟合，获得R_ex。

但是上述测量晶体管的外部寄生电阻的方法较为复杂。

更多关于晶体管的介绍请参考CN101789447A的中国专利申请文件。

发明内容

本发明解决的问题是提供一种较为简便的晶体管的外部寄生电阻的测量方法。

为解决上述问题，本发明技术方案提供了一种MOS晶体管的外部寄生电阻的测量方法，包括：提供半导体衬底，在所述半导体衬底上形成MOS晶体管，所述MOS晶体管包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极、以及位于栅电极两侧的半导体衬底内的源/漏极；在所述MOS晶体管的栅电极上施加第一电压，在所述MOS晶体管的源极施加第二电压，第一电压不断增大，第二电压保持不变，测量获得不同的第一电压值下对应的至少10个源漏电流值，MOS晶体管始终工作在线性区；通过第二电压和至少10个源漏电流值，计算获得不同的第一电压下对应的至少10个MOS晶体管源漏电阻，所述MOS晶体管源漏电阻包括沟道区电阻和外部寄生电阻；通过对不同的第一电压值和对应的至少10个MOS晶体管源漏电阻进行5次方曲线拟合，获得MOS晶体管的外部寄生电阻。

可选的，所述拟合的5次方曲线方程为：