[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题。采用绝缘体上硅SOI(Silicon on Insulator)制备的CMOS器件具有高速、低功耗、高集成度、抗辐照和无自锁效应等许多优点，已成为深亚微米及纳米级MOS器件的优选结构。为了进一步提高CMOS器件的性能，往往要求超薄硅膜(≤100nm)的SOI结构，使器件沟道处于全耗尽状态，用这种超薄SOI(UTSOI)结构制备的CMOS电路可以改善DIBL(Drain Induced Barrier Lowering，漏致势垒降低)等短沟道效应、改善器件的亚阈值特性、降低电路的静态功耗、消除kink效应等。

然而，由于超薄SOI的顶层硅膜(≤100nm)非常薄，造成了较大的源/漏区串联电阻和接触电阻，金属硅化物可能消耗掉整个硅膜，但仍难以减小源/漏区串联电阻和接触电阻的影响，同时还可能造成较大的漏电流。通过形成提升源/漏(Raised Source/Drain，RSD)，可以进一步降低源/漏区的接触电阻，增大器件的驱动电流，提高器件性能。现有技术中，形成提升源/漏常用的方法为选择性外延单晶硅、锗等，工艺温度一般在650℃以上，工艺过程中，容易使得已经形成的源/漏扩展区、沟道掺杂区等的掺杂剂再分布，可能会造成阈值电压过低，或沟道穿通短路等问题。降低提升源/漏的工艺温度，减小其对掺杂分布的影响，成为提升源/漏技术的一个重要挑战。

发明内容

本发明旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法及其结构，降低提升源/漏生长的工艺温度，减小其对半导体结构掺杂分布的影响，提高半导体器件的性能和可靠性。

为达上述目的，本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：

(a)提供SOI衬底，在所述SOI衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙；

(b)在暴露的SOI衬底上形成多晶Si_1-xGe_x层；

(c)退火，在SOI衬底上的多晶Si_1-xGe_x层中形成源/漏区。

其中，在步骤(a)中形成侧墙之前或之后，还包括步骤：

以所述栅极堆叠为掩膜，形成源/漏延伸区。

本发明另一方面还提出一种半导体结构，包括SOI衬底、栅极堆叠、侧墙、源/漏区，其中：

所述SOI衬底包括基底层、位于所述基底层之上的绝缘层以及位于所述绝缘层之上的器件层；

所述栅极堆叠位于所述SOI衬底之上；

所述侧墙位于所述栅极堆叠的侧壁上；

所述源/漏区形成于所述SOI衬底之上，位于所述栅极堆叠的两侧，其材料为多晶Si_1-xGe_x。

根据本发明提供的半导体结构及其制造方法，可以在较低温度下形成源/漏区，减小了其对半导体结构掺杂分布的影响，减小了源/漏区的串联电阻和接触电阻，避免出现阈值电压降低、沟道穿通短路等问题，提高半导体器件的性能和可靠性。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；

图2至图8为根据图1示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图。

具体实施方式