[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种三维多栅FinFET制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；在假栅极层上形成氧化硅、氮化硅等材质构成的硬掩模(HM)，以HM为掩模刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；刻蚀栅极侧墙的沿第一方向的两侧的鳍片形成源漏沟槽，并在源漏沟槽中外延形成源漏区；在晶片上沉积层间介质层(ILD)，平坦化HM以及ILD直至暴露假栅极层；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。

值得注意的是，在上述三维多栅FinFET制造过程中，由于需要去掉沿硅Fin侧壁残留的寄生侧墙，侧墙RIE工艺需要进行大量的过刻蚀(OE)步骤，同时假栅侧壁需要被侧墙保护不漏出以免在随后的源漏选择外延中避免栅极多晶的外延生长，因此假栅顶部需要设置较厚的HM结构。这将对栅条刻蚀、侧墙刻蚀带来更多的技术挑战。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构制造方法，能抑制源漏外延期间假栅极层的横向生长，有效控制假栅极剖面形态，提高线条精细度，从而有效提高器件的性能和可靠性。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成假栅极绝缘层和第一假栅极层；在第一假栅极层上形成第二假栅极层；图案化第二假栅极层、第一假栅极层、假栅极绝缘层，形成假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。

其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括：刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离。

其中，第一假栅极层和/或第二假栅极层包括多晶硅、非晶硅、非晶锗、非晶碳、SiGe、Si:C及其组合。

其中，第二假栅极层的掺杂剂量高于第一假栅极层和/或鳍片的掺杂剂量。

其中，第二假栅极层的掺杂剂量大于等于1×10¹⁷/cm²。

其中，第二假栅极层的掺杂元素为硼、磷、砷、铟、锑及其组合。

其中，形成假栅极堆叠结构的步骤进一步包括：在第二假栅极层上形成硬掩模层；以硬掩模层为掩模，刻蚀第二、第一假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠结构。

其中，形成栅极侧墙的同时，执行过刻蚀工艺，去除鳍片侧壁寄生的侧墙。

其中，形成栅极侧墙的同时，执行过刻蚀工艺，去除假栅极绝缘层，直至暴露鳍片。

其中，形成栅极侧墙之后，进一步包括：以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；在源漏沟槽中外延生长形成抬升源漏区。

其中，去除假栅极堆叠之后，进一步包括在栅极沟槽中形成界面层。

依照本发明的半导体器件制造方法，采用多层假栅极结构，抑制了源漏外延期间假栅极层的横向生长，有效控制了假栅极剖面形态，提高了线条精细度，有效提高了器件的性能和可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1A和图1B为依照本发明的FinFET制造方法步骤的剖面示意图；