[发明专利]电平移位电路以及利用电平移位电路的半导体装置

说明书

技术领域

本发明涉及一种用于半导体装置的电平移位电路，以及用于半导体装置的一具有锁存器的电平移位电路，例如一NAND快闪存储器。

背景技术

在半导体装置中，如一NAND快闪存储器，为了符合广泛性的需求，一半导体装置（芯片装置）被设计可操作于多种外部电源供给电压，例如3.3V或1.8V。

图22为一方块图表示当外部电源供给电压VCC为3.3V施加于传统的快闪存储器，各个电路的电源供给电压使用状态。此外，图23为一方块图表示当外部电源供给电压VCC为1.8V施加于传统的快闪存储器，各个电路的电源供给电压使用状态。在图22以及图23中，NAND型快闪存储器由存储器单元阵列1，一页面缓冲器2，一列解码器3，一电源供给电路4（高电压HV，中电压MV），电源供给电路5（参考电压Vref以及低电压LV），一控制逻辑6，一缓冲器及锁存器等7，一输入/输出缓冲器8，以及一输入信号缓冲器9所构成。

图22以及图23为相同NAND型快闪存储器，但是被施加不同的外部电源供给电压VCC，且各电路的电源供给电压状态不相同。在图22的实施例中，在输入/输出缓冲器8以及输入信号缓冲器9的内部电源供给电压VDD为3.3V。在部分页面缓冲器2、部分列解码器3、电源供给电路5、控制逻辑6以及缓冲器及锁存器等7的内部电源供给电压VDD为1.9V。在另一部分的页面缓冲器2、另一部分的列解码器3以及电源供给电路4的内部电源供给电压VDD为5V。在图23的实施例中，在部分页面缓冲器2、部分列解码器3、电源供给电路5、控制逻辑6、缓冲器及锁存器等7、输入/输出缓冲器8以及输入信号缓冲器9的内部电源供给电压VDD为1.8V。在另一部分的页面缓冲器2、另一部分的列解码器3、电源供给电路4的内部电源供给电压VDD为5V。因此，举例来说，在快闪存储器内部，需要提供一种电平移位电路用以将外部电压电平移位至内部电压，以及将内部电压电平移位至外部电压。

图24是表示有关现有技术的电平移位电路的电路图。如图24所示，现有技术实施例的电平移位电路包括(1)一锁存器10，由环形串联的二个反相器11以及12组成，(2)一反相器13，将锁存器10的输出数据反相以及输出一输出数据信号DOUT(VCC)，(3)NMOS晶体管31以及32，根据用以指示锁存操作的高电压电平的一锁存信号导通，(4)一NMOS晶体管21，根据高电压电平的输入数据信号DIN(VDD)导通，(5)一反相器14，将输入数据信号DIN(VDD)反相，以及(6)一NMOS晶体管22，根据反相器14的高电压电平的输出数据信号导通。

在这个实施例中，输入数据信号DIN(VDD)括号中的符号指的是其高电压电平为高电压电平的电源供给电压VDD，而输出数据信号DOUT(VCC)括号中的符号指的是其高电压电平为高电压电平的电源供给电压VCC。因此，电平移位电路提供一锁存器10以暂时保持输入数据信号DIN(VDD)，将电压VDD电平移位至电压VCC，并输出电压VCC。在一些NAND型快闪存储器中，为了输出数据信号至一外部装置，通常必须将页面缓冲器2的内部VDD电平数据信号电平移位至外部VCC电平数据信号。

发明内容

【发明解决的课题】

在上述结构的电平移位电路中，仍有切换速度相对较慢的问题。

图25是表示图24的电平移位电路的延迟时间的实验结果表格。在这个例子中，电压VCC与电压VDD相同，输入信号DIN上升与输出信号DOUT下降之间的延迟时间非常缓慢。因此，会有数据信号的输出周期的边际时间相当小的问题。

此外，对比至图24所示的传统实施例，如果输入数据信号DIN连接至其他反相器且其输出连接至NMOS晶体管21的栅极时，以致于输入数据信号DIN输入至NMOS晶体管22的栅极，而非如图24所示将反相器14的输出数据信号输入至NMOS晶体管22的栅极，此时仍然有输入信号DIN上升与输出信号DOUT下降之间的延迟时间非常缓慢的问题。

本发明的目的在于解决关于电平移位电路的上述传统的问题，例如快闪存储器的电平移位电路，并且提供电平移位电路以及使用电平移位电路的半导体装置，比起传统技术更可减少输入信号上升/下降与输出信号下降之间的延迟时间。

【用于解决课题的手段】